河南大学计算机组成原理考点.docx

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河南大学计算机组成原理考点

第１章计算机系统概论

1、计算机硬件的五大部件？

三大部分？

运算器存储器控制器输入设备输出设备

CPUI/O设备主存储器

2、机器字长、存储字长、指令字长？

机器字长：

CPU一次能处理数据的位数

存储字长：

存储器中一个存储单元所存储的二进制代码的位数

指令字长：

计算机指令字的位数

3、若内存容量为4GB,字长为32,则该内存有多少存储单元？

存储容量=存储单元个数*存储字长

存储单元个数=232/25=227

4、存储器金字塔

5、USB是串行总线还是并行总线？

UniversalSerialBus

串行总线

6、C8H=（11001000）B

将之看作无符号数，对应的十进制数是多少？

110010002=20010

将之看作原码，对应的十进制数是多少？

11001000原=-7210

将之看作补码，对应的十进制数是多少？

11001000补=10111000原=-5610

将之看作8421BCD码，对应的十进制数是多少？

非法1100BCD=12范围是0~9十个数符

将之看作ASCII码，对应的字符是什么？

7、只有当程序执行时，才将源程序翻译成机器语言，而且一次只能读取、翻译并执行源程序中的一行语句，此程序称为（解释程序）。

8、在如右图所示的多级层次结构的计算机系统中，M1也称为（传统机器），它的功能是由微程序解释（机器指令）。

9、CPU主要包括（）。

A.控制器

B.控制器、运算器、cache

C.运算器和主存

D.控制器、ALU和主存

10、存储器是计算机系统中的记忆设备，它主要用来（）。

A．存放程序

B．存放数据

C.存放微程序

D.存放程序和数据

11、指令由（操作码）、（地址码）两大部分组成，（操作码）用来表示操作的性质，（地址码）用来表示操作数在存储器中的位置；

12、原始冯•诺依曼机以（运算器）为中心，现代计算机以（存储器）为中心。

13、（计算机体系结构）是指能够被程序员看到的计算机系统的属性，而（计算机组成）是对程序员透明的硬件细节。

14、计算：

ax+cx2/b

（1）分解运算步骤

（2）需要几种操作码（包含打印和停机）

（3）程序和数据共占用几个存储器单元

15、结合右图，解释下列概念：

存储单元：

可存放一个机器字并具有特定存储地址的存储单位

存储元件：

存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取

存储字：

一个存储单元所存二进制代码的逻辑单位

存储字长：

一个存储单元所存二进制代码的位数

存储容量：

存储器中可存二进制代码的总量

16、结合下图，解释下列英文缩写：

CPU：

中央处理器PC：

程序计数器IR：

指令寄存器

ALU：

算术逻辑单元ACC：

累加器MQ：

乘商寄存器

X：

操作数寄存器MAR：

存储器地址寄存器MDR：

存储器数据寄存器

17、以加法指令“ADDM”（M为主存地址）为例，在图中按序标出完成该指令（包括取指令阶段）的信息流程。

18、假设主存容量为256M*32位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。

在指令字长、存储字长、机器字长相等的条件下，ACC、X、IR、MDR寄存器均为32位，PC和MAR寄存器均为28位

19、机器字长越长，数的表示范围（越大），精度（越高），硬件造价（越高）。

机器字长通常都是（字节）的整数倍。

20、指令和数据都存于存储器中，计算机如何区分它们？

计算机区分指令和数据有以下2种方法：

 通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。

 通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。

21．已知一台计算机的运算速度为50MIPS主频为1GHz（1000MHz），那么它的CPI是（20）。

 MIPS=每秒执行百万条指令数=1/（CPI×时钟周期）=主频/CPI

第２章计算机的发展及应用

1、通常计算机的更新换代以什么为依据？

主要以组成计算机基本电路的元器件为依据，如电子管、晶体管、集成电路等

2、什么是摩尔定律？

P23

第３章系统总线

1、按连接部件不同，总线分为（片内总线），（系统总线）和（通信总线）；

按传输内容不同又可分为（数据总线），（地址总线）和（控制总线）；

按数据传输方式不同又可分为（并行传输总线）和（串行传输总线）。

2、总线（多路复用）技术指不同的信号（如地址信号和数据信号）公用同一组物理线路，分时使用。

3、数据总线，地址总线，控制总线分别是单向还是双向传输总线？

如果是单向传输总线，是输入还是输出？

数据总线双向

地址总线单向CPU输出

控制总线单向and双向输入输出P44

4、什么是正逻辑？

什么是负逻辑？

TTL电平是正逻辑还是负逻辑？

它描述的是总线的什么特性？

正逻辑：

用高电平表示逻辑1，低电平表示逻辑0。

负逻辑：

用高电平表示逻辑0，低电平表示逻辑1

正逻辑+5V等价于逻辑“1”，0V等价于逻辑“0”

电气特性

5、所谓三总线结构是指（）。

A.地址线、数据线和控制线

B.I/O总线、主存总线和DMA总线

C.I/O总线、主存总线和系统总线

D.主存总线、通信总线和DMA总线

6、关于PCI总线的描述，错误的是（）。

A.PCI总线是与处理器时钟频率无关的高速外围设备

B.PCI总线无需人工配置

C.系统中只允许有一条PCI总线

D.PCI总线采用多路复用

7、DMA总线的全称是（直接存储器访问），用于（高速外设）与（主存）直接交换信息。

8、ISA总线的总线宽度为（8/16位），EISA总线的总线宽度为（16位），PCI总线的总线宽度为（32位），可扩展为（64位）。

9、总线上的主设备是指（对总线有控制权），从设备是指（响应从主设备发来的总线命令）。

10、总线集中式判优控制分为哪几种（链式查询，计数器定时查询，独立请求方式）其中（链式查询）方式对故障最敏感，（独立请求）方式速度最快，而这种快速响应是以（增加控制线数）为代价的。

11、在计时器定时查询方式下，若每次计数从上一次计数的终止值开始，则（）。

A.设备号小的优先级高 B.各设备有相同的优先级

C.设备号大的优先级高 D.高速设备优先级高

12、假设现在共有17个I/O设备，采用链式查询需要（3）根控制线，采用计数器定时查询需要（7）根控制线，采用独立请求方式需要（34）根控制线。

32+log2n2n

13.同步通信双方由（统一时标）控制数据传送，而异步通信方式则采用（应答/握手）方式进行联系。

在各种异步通信方式中，（不互锁）速度最快，（全互锁）可靠性最高。

14.同步总线和异步总线各有什么特点？

各自用于什么场合？

答：

同步总线具有统一时钟,控制方式简单，当系统中各部件工作速度差异较大时，总线工作效率明显下降。

一般同步总线用在部件之间距离短、存取速度较一致的场合。

　　异步总线采用应答方式进行通信，允许各设备之间的速度有较大的差异，所以用在具有不同存取速度的设备之间进行通信。

15.下面有关同步传输总线的描述中，不正确的是（ ）。

  A.用一个公共时钟信号进行同步

  B.不需要应答信号

  C.要求挂接在总线上的各部件的存取时间较为接近

  D.总线长度不受限制

16.下面关于异步传输总线的叙述中，不正确的是（）。

  A.需要应答信号

  B.需用一个公共的时钟信号进行同步

  C.全互锁方式的可靠性最高

  D.挂接在总线上的各部件可以有较大的速度差异

17.在一个32位的总线系统中，总线的时钟频率为66MHz，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。

若想将数据传输率提高一倍，可采取什么措施？

解：

总线传输周期=4*1/66M秒 

总线的最大数据传输率=32/（4/66M）=528Mbps 

若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期个数。

18.画图说明用异步串行传输方式分别发送十六进制数据27H。

要求字符格式为：

1位起始位、8位数据位、1位奇检验位、2位终止位。

19.增加总线带宽的手段有很多，但以下（ ）不能提高总线带宽？

  A.采用信号线复用技术

  B.增加数据线的宽度

  C.采用分离式通信方式，充分挖掘总线潜力

  D.增高总线的时钟频率

20.在异步串行传送系统中，帧格式为：

1个起始位、8个数据位、1个校验位、2个终止位。

若要求每秒传送120个帧，试求传送的波特率和比特率。

解：

一帧包含：

1+8+1+2=12位 

   故波特率为：

（1+8+1+2）*120=1440bps     

 比特率为：

8*120=960bps

第４章存储器

1.下列存储器中，（）读写速度最快。

A.硬盘    B.光盘    

C.磁带   D.半导体存储器

2.（RAM/随机存储器）存储器的存取时间与存储单元的物理位置无关；必须按照其物理位置的先后顺序寻址的存储器称为（串行访问存储器/顺序存取存储器）；而介于这两种存取方式之间（例如磁盘）的存储器称为（直接存取存储器）。

3、在主存和CPU之间增加cache存储器的目的是（）。

A.增加内存容量

B.提高内存可靠性

C.解决CPU和主存之间的速度匹配问题

D.增加内存容量，同时加快存取速度

4.存储系统层次结构主要体现在（缓存-主存）和（主存-辅存）这两个存储层次上，其中前者解决了速度和成本的矛盾，数据调动由（硬件）完成，后者解决了容量和成本的矛盾，数据调动由（硬件和操作系统）完成。

5.采用虚拟存储器的目的是（）。

A.提高主存的速度

B.提高辅存的速度

C.扩大辅存的存储空间 

D.扩大存储器的寻址空间 

6.主存储器中的译码器的作用是什么？

将CPU发出的地址信息转换成存储元选通信号的电路。

7.某计算机存储字长16位，存储容量为4MB，若按字编址，其寻址范围是0到（）。

A.220-1B.220C.221-1D.221

8.一个容量为16K×32位的存储器，其地址线有（14）根，而数据线有（32）根。

若采用2K×8位的存储芯片，需要（32）片，

若采用4K×4位的存储芯片，需要（32）片，

若采用16K×1位的存储芯片，需要（32）片，

若采用8K×8位的存储芯片，需要（8）片。

9.两种描述存储速度的性能指标中，（存取时间）仅为完成一次操作的时间，而（存取周期）不仅包含操作时间，还包含操作后线路的恢复时间。

10.什么是存储器的带宽？

若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？

解：

存储器的带宽指单位时间内从存储器进出信息的最大数量。

存储器带宽=1/200ns×32位=160M位/秒

=20M字节/秒=5M字/秒

11.半导体存储器芯片的译码驱动方式有几种？

各自的特点是什么？

解：

译码驱动方式有两种：

线选法和重合法。

线选法：

一根字选择线选中一个存储单元；

重合法：

地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。

这种方法通过行、列译码信号的重合来选址，也称矩阵译码。

可大大节省器材用量，是最常用的译码驱动方式。

12.假设一个存储器芯片的容量是64K×16位，存储体为1024×1024矩阵，行地址译码器为10-1024译码器，请问列地址译码器应为什么规格？

解：

1024列应分为16组，采用6-64译码器，64条列译码线，每条列译码线可选中16列。

13.静态随机存储器（SRAM）采用什么原理存储信息？

为何称其为“静态”？

解：

静态随机存储器（SRAM）采用触发器原理存储信息。

因采用触发器，所以信息读出后仍保持其原状态，不需要再生，所以称其为“静态”。

14.动态随机存储器（DRAM）采用什么原理存储信息？

为何称其为“动态”？

解：

动态随机存储器（SRAM）采用电容存储电荷的原理存储信息。

因电容上的电荷只能维持很短的时间，信息会自动消失。

所以需要定期进行刷新或再生，所以称其为“动态”。

15.某一RAM芯片，容量为128K×16位，除电源和接地端外，该芯片管脚的最少数目是（）

A.25B.33C.34D.35

地址线17+数据线16+片选线1+读写控制线1=35

16.随机存储器芯片的

分别是什么信号？

当它们的取值分别为00，01，10，11时，芯片做什么操作？

写操作，读操作，无操作，无操作。

17.SRAM和DRAM，通常在计算机中（DRAM）用于主存，而（SRAM）用于高速缓存。

SRAM和DRAM，需要刷新的是（DRAM）。

SRAM和DRAM，集成度较高，功耗较低的是（DRAM）。

SRAM和DRAM，属于易失型器件的是（SRAMDRAM）。

18.什么是存取周期？

什么是刷新周期？

解：

存取周期：

连续两次独立的存储器操作（读或写）所需的最小间隔时间。

刷新周期：

指从上一次对全部基本单元电路刷新结束到下一次对全部基本单元电路刷新一遍为止的时间。

19.一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1μs。

试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？

如果存在死区，死区是多少？

采用集中刷新方式刷新间隔为:

2ms，

其中刷新死区时间为：

256×0.1μs=25.6μs

采用分散刷新方式刷新间隔为：

256×（0.1μs+×0.1μs）=51.2μs

采用异步刷新方式刷新间隔为:

2ms

20.下列说法正确的是（）

A.EPROM出厂后是不可以改写的

B.EPROM是可以改写的，但只能改写一次

C.EPROM可以多次改写，但只能全部擦写

D.EPROM可以多次改写，而且可以局部擦写

21.EPROM芯片在程序运行时，/CS和/PD/progr分别应为高电平还是低电平？

22.某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：

（1）该机所允许的最大主存空间是多少？

218×8位=256K×8位=256KB

（2）若每个模块板为32K×8位，共需几个模块板？

256K×8/32K×8=8块

（3）每个模块板内共有几片RAM芯片？

32K×8位/4K×4位=16片

（4）共有多少片RAM？

16片×8=128片

23.判断表述是否正确并说明理由

a）CPU访问存储器的时间是由存储器的容量决定的，存储容量越大，访问存储器所需要的时间越长。

1错误。

2CPU可直接访问的是随机存储器，随机存储器是按地址访问的，其访问时间和存储容量无关。

b）半导体存储器加电后才能存储数据，断电后数据就丢失了，因此，EPROM做成的存储器，加电后必须重写原来的内容。

1错误。

2EPROM（可擦除的可编程的只读存储器）是非易失性存储器，断电后数据是不会丢失的。

c）大多数个人计算机中可配置的内存容量受地址总线位数限制。

1正确。

2地址总线的位数决定了最大的内存容量。

24.用2M×8的SRAM芯片构成一个16M×8的存储器，请回答以下问题：

1.共需要几块芯片，进行如何扩展？

⏹8片2M×8的SRAM芯片进行字扩展；

2.存储芯片的数据线怎样与CPU连接？

⏹各芯片的数据线均直接与CPU的8位数据总线连接；

3.存储芯片的地址线怎样与CPU连接？

⏹各芯片的地址线均直接与CPU的最低21位地址线连接；

4.存储芯片的控制线怎样与CPU连接？

⏹读写信号直接连接；

⏹剩余的高3位地址线通过3-8译码器产生各芯片的片选信号/CS。

25.用16k×2位存储芯片组成32K×8位的存储器，画出存储器扩展示意图。

26.在存储器与CPU的连接中，存储芯片片选信号由CPU的（片选地址线）和（访存控制信号）共同产生；在各类存储芯片中，通常选用（ROM）存放系统程序、标准子程序和各类常数等，（RAM）则是为用户编程而设置的。

27.已知74LS138外部结构如左图，请根据输出信号如下表，推断输入端和使能端各为什么信号。

28.设某CPU地址总线共有16根，数据总线共有16根，已知系统中存储器的划分如下：

ROM区：

0000H－3FFFH

RAM区：

起始地址为6000H，24K×16位的RAM区域

现有16K×16位ROM芯片，8K×16位RAM芯片，试完成以下问题。

1所需8K×16位RAM芯片的个数是多少？

2分析每个芯片的地址范围，并说明译码方案。

3画出此存储器组成逻辑框图（包括ROM和RAM区）。

⏹试分析各存储器芯片的类型及容量；

⏹请问各存储器芯片的地址范围分别为多少？

29.某一存储器系统的部分接线如下图所示，请回答：

RAM和ROM的存储容量各是多少？

RAM和ROM存储器地址分配范围各是多少？

30.已知一种编码的最小距离L=5，则该编码最高具有（4）位的检错能力，最高具有

（2）位纠错能力。

L-1=D+C（D≥C）

31.欲使用汉明码传送信息为10位二进制代码，需增添（5）位检测位，分别安插在第（124816）位上。

2k≥n+k+12i（i=0，1，2，3，）

32.一组4个字节的汉明码最多可传递（）位信息位。

A.15   B.26C.27   D.31

2k≥n+k+1

33.按配偶原则配置1111的汉明码。

1111111

34.已知接收到的汉明码为1100000（按配偶原则配置）,试问要求传送的信息是什么?

1000

35.提高访存速度的三种措施是？

采用高速器件

采用层次结构Cache–主存

调整主存结构（如单体多字结构或多体并行结构）

36.高位交叉编制提高访存速度的原因是（），其高位地址用于（），低位地址用于（）。

A.增加存储器带宽，选择体号，选择体内的字

B.增加存储器带宽，选择体内的字，选择体号

C.多体并行，选择体号，选择体内的字

D.多体并行，选择体内的字，选择体号

37.在多体并行系统中，高位交叉编址又称为（顺序存储），低位交叉编址也称为（交叉存储）。

由n个存储体组成多体存储系统，存取周期为T，总线传输周期为τ。

若采用高位交叉编址，则连续读取n个字所需时间为（nT），

若采用低位交叉编址，则连续读取n个字所需时间为（T+（n-1）τ）。

τ音tao

38.八体存储器中，存取周期为400ns，存储字长为32位。

数据总线宽度为32位，总线传输周期为50ns，试求高位交叉编址和低位交叉编址的存储器带宽。

高位交叉：

8×107bps32*8/（400*10-9*8）=8*107bps

低位交叉：

34×107bps32*8/（400+50*（8-1））=34.1*107bps

39.在存储器控制部件（存控）中，由（排队器）确定访存请求源的优先级别。

其中（外设信息）的访存级别最高，因为最易发生代码丢失；在写数、读数、读指令中，（写数）的访存级别最高，（读指令）的访存级别最低，原则是（若运算部件不能尽快送走已算出的结果，会严重影响后续指令的执行）。

40.SDRAM，DDR-SDRAM，RDRAM，CDRAM，它们的共同点是（）

A.用于高速缓存

B.需要定时刷新

C.每周期两次向处理器送出数据

D.数据交换以包为单位

41.什么是程序访问的局部性？

存储系统中哪一级采用了程序访问的局部性原理？

局部性原理：

指令和数据在主存内都是连续存放的，并且有些指令和数据往往会被多次调用（如子程序、循环程序和一些常数），即指令和数据在主存的地址分布不是随机的，而是相对的簇聚，使得CPU在执行程序时，访存具有相对的局部性。

CACHE—主存层次。

42.假设CPU执行某段程序时，共访问Cache命中4800次，访问主存200。

已知Cache的存取周期为30ns，主存的存取周期为150ns。

求Cache-主存系统的命中率、效率和平均访问时间。

（1）Cache命中率为4800/（4800+200）=0.96

（2）访问效率

={30/[0.96×30+（1-0.96）×150]}×100%

=86.2%

（3）平均访问时间为

0.96×30+（1-0.96）×150=34.8ns

43.Cache用（标记）记录与某缓存块建立了对应关系的主存块号；Cache的命中率与Cache的（容量）与（块长）有关。

44.Cache由（存块号）、（块内地址）和（标记）三大模块组成；将主存块调入Cache的任务全由（机器硬件）完成。

45.什么是分立缓存？

为什么采用分立缓存？

P115

46.写直达法的特点是（）。

A.写操作时间就是访问主存的时间，

读操作时不涉及对主存的写操作

B.写操作时间就是访问Cache的时间，

读操作时不涉及对主存的写操作

C.写操作时间就是访问主存的时间，

读操作时涉及对主存的写操作

D.写操作时间就是访问Cache的时间，

读操作时涉及对主存的写操作

47.某机主存容量为1MB，Cache容量为16KB，每字块有4个字，每字32位，采用直接映射方式，试问主存地址为ABCDEH的存储单元在cache中的什么位置？

（1）主存地址格式?

Cache的容量为16KB，则Cache地址线为14条（214=16K）。

由于每个字是32位=4B，则16KB/4B=4K字

又每个字块4个字，则Cache中共有4K/4=210块

所以Cache字块地址为10位

其中每个字块为4×4B=16B，则字块内地址为4位（24=16）。

主存容量为1MB，则主存地址线为20条则主存地址共有20位

（2）该地址所在的主存块可以映射到cache的哪一块？

存储单元在Cache中的地址为11110011011110，即3CDEH

（3）如何确定该主存块是否已和cache块建立映射关系？

P117P118

（4）如果已建立映射关系，该地址位于cache块的哪一个存储单元？

48.在Cache——主存的地址映射方式中，（全相联映射）灵活性最高，（全相联映射）逻辑电路复杂性最高。

49.一个n路相联映像的Cache中，共有C个字块。

当n为

（1）时，变为直接映射；当n为（log2C）时，变为全相联映射。

50.一个四路相联的Cache共有64块，主存共有8192块，每块32字。

则主存地址中的主存字块标记为（9）位，组地址为（4）位