交通灯控制系统设计报告.docx
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交通灯控制系统设计报告
河南科技大学
课程设计说明书
课程名称＿＿现代数字系统设计＿＿
题目十字路口交通灯管理器的设计
学院＿＿_电子信息工程学院＿＿
班级＿＿研1104班
专业电力电子与电力传动
学号＿＿201104188
学生姓名＿＿＿邵鸿翔
指导教师＿＿刘珊中＿＿
目录
前言:
…………………………………………………………………1
一、设计任务:
……………………………………………………2
二、题目分析与整体构思:
……………………………………2
三、硬件电路设计:
………………………………………………3
四、程序设计:
……………………………………………………7
五、引脚锁定和下载:
………………………………………………13
六、心得体会:
……………………………………………………13
七、设计创新:
………………………………………………………13
八、参考文献:
……………………………………………………13
前言
伴随着社会的发展以及人类生活水平的提高,汽车的数量在D的DEA技术的发展和应用领域的扩大与深入，EDA技术在电子信息，通信，自动，控制及计算机应用等领域的重要性日益突出。
随着技术市场与人才市场对DEA的不断的增加,交通的问题日益突出，单单依靠人力来指挥交通已经不可行了,所以，设计交通灯来完成这个需求就显的越加迫切了.为了确保十字路口的行人和车辆顺利、畅通地通过,往往采用电子控制的交通信号来进行指挥。
以下就是运用数字电子设计出的交通灯：
其中红灯亮,表示该条路禁止通行；黄灯亮表示停车；绿灯亮表示允许通行。
一﹑设计任务
设计一个十字路口的交通灯控制系统，用实验平台上的LED发光二极管显示车辆通过的方向（东西和南北各一组），用数码管显示该方向的剩余时间。
要求：
工作顺序为东西方向红灯亮45秒，前40秒南北方向绿灯亮，后5秒黄灯亮。
然后南北方向红灯亮45秒，前40秒东西方向绿灯亮，后5秒黄灯亮。
依次重复。
有紧急事件时允许将某方向一直开绿灯或者开红灯，另外允许特定情况两方向均为红灯，车辆禁行，比如十字路口恶性交通事故时，东西，南北两个方向均有两位数码管适时显示该方向亮灯时间。
二、题目分析与整体构思
（1）该交通灯控制器应具备的功能
设东西和南北方向的车流量大致相同，因此红、黄、绿灯的时长也相同，定为红灯45sec，黄灯5sec，绿灯40sec，同时用数码管指示当前状态（红、黄、绿）剩余时间。
另外，设计一个紧急状态，当紧急状态出现时，两个方向都禁止通行，指示红灯。
紧急状态解除后，重新计数并指示时间。
（2）实现方案
一从题目中计数值与交通灯的亮灭的关系如图
（1）所示
图一、计数值与交通灯亮灭的关系
图二、交通灯控制器系统框图
三﹑硬件电路设计
（1）分频器
分频器实现的是将高频时钟信号转换成底频的时钟信号，用于触发控制器、计数器和扫描显示电路。
该分频器实现的是一千分频，将一千赫兹的时钟信号分频成一赫兹的时钟信号。
（2）控制器设计
控制器的作用是根据计数器的计数值控制发光二极管的亮、灭，以及输出倒计时数值给七段数码管的分位译码电路。
此外，当检测到特殊情况（HOLD=‘1’）发生时，无条件点亮红灯的二极管。
本控制器可以有两种设计方法，一种是利用时钟烟的下降沿读取前级计数器的计数值，然后作出反应；另一种则是将本模块设计成纯组合逻辑电路，不需要时钟驱动。
这两种方法各有所长，必须根据所用器件的特性进行选择：
比如有些FPGA有丰富的寄存器资源，而且可用与组合逻辑的资源则相对较少，那么使用第一种方法会比较节省资源；而有些CPLD的组合逻辑资源则比较多，用第二种方法可能更好。
（3）计数器设计
这里需要的计数器的计数范围为0-90。
计到90后，下一个时钟沿回复到0，开始下一轮计数。
此外，当检测到特殊情况（HOLD=‘1’）发生是，计数器暂停计数，而系统复位信号RESET则使计数器异步清零。
（4）分位译码电路设计--1
因为控制器输出的到计时数值可能是1位或者2位十进制数，所以在七段数码管的译码电路前要加上分位电路（即将其分为2个1位的十进制数，如25分为2和5，7分为0和7）。
与控制器一样，分位电路同样可以由时钟驱动，也可以设计成纯组合逻辑电路。
控制器中，引入了寄存器。
为了让读者开拓眼界，分位电路就用组合逻辑电路实现。
（5）分位译码电路设计—2
（6）数码管驱动设计
串行连接，即每个数码管对应的引脚都接在一起（如每个数码管的a引脚都接到一起，然后再接到CPLD/FPGA上的一个引脚上），通过控制公共端为高电平控制相应数码管的亮、灭（共阴极数码管的公共端为高电平时，LED不亮；共阳极的公共端为低电平时，LED不亮）。
串行法的优点在于消耗的系统资源少，占用的I/O口少，N个数码管只需要（7+N）个引脚（如果需要小数点，则是（8+N）个引脚）。
其缺点是控制起来不如并行法容易。
（7）下图为交通灯控制器的顶层文件连接图
图三、交通灯控制器的顶层文件连接图
顶层文件的仿真波形图如图四所示：
图四、顶层文件的仿真波形图
四、程序设计
（1）分频器的设计
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYFreDeviderIS
PORT
（Clkin:
INStd_Logic;
Clkout:
OUTStd_Logic）;
END;
ARCHITECTUREDeviderOFFreDeviderIS
CONSTANTN:
Integer:
=499;
signalcounter:
Integerrange0toN;
signalClk:
Std_Logic;
BEGIN
PROCESS（Clkin）
begin
IFrising_edge（Clkin）THEN
IFCounter=Nthen
counter<=0;
Clk<=notclk;
else
counter<=counter+1;
endif;
endif;
endprocess;
clkout<=clk;
end;
（2）控制设计
控制器的作用是根据计数器的计数值控制发光二极管的亮、灭，以及输出倒计时数值给七段译管的分译码电路。
此外，当检测到特殊情况（Hold=‘1’）发生时，无条件点亮红色的发光二极管。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYcountrollerIS
PORT（Clock:
INSTD_LOGIC;
Hold:
instd_logic;
CountNum:
inINTEGERRANGE0TO89;
NumA,NumB:
outINTEGERRANGE0TO45;
RedA,GreenA,YellowA:
outstd_logic;
RedB,GreenB,YellowB:
outstd_logic）;
END;
ARCHITECTUREbehaviorOFCountrollerIS
BEGIN
process（Clock）
BEGIN
IFfalling_edge（Clock）THEN
IFHold='1'THEN
RedA<='1';
RedB<='1';
GreenA<='0';
GreenA<='0';
YellowA<='0';
YellowB<='0';
ELSIFCountNum<=39THEN
NumA<=40-CountNum;
RedA<='0';
GreenA<='1';
YellowA<='0';
ELSIFCountNum<=44THEN
NumA<=45-CountNum;
RedA<='0';
GreenA<='0';
YellowA<='1';
ELSE
NumA<=90-CountNum;
RedA<='1';
GreenA<='0';
YellowA<='0';
ENDIF;
IFCountNum<=44THEN
NumB<=45-CountNum;
RedB<='1';
GreenB<='0';
YellowB<='0';
ELSIFCountNum<=84THEN
NumB<=85-CountNum;
RedB<='0';
GreenB<='1';
YellowB<='0';
ELSe
NumB<=90-CountNum;
RedB<='0';
GreenB<='0';
YellowB<='1';
ENDIF;
ENDIF;
ENDPROCESS;
END;
状态控制模块的仿真波形图如图五所示：
图五、状态控制模块的仿真波形图
（3）计数器的设计
这里计数器的计数范围为0—45S。
计到45后,下一个时钟沿回复到0,开始下一轮计数.此外,当检测到特殊情况（Hold=‘1‘）发生时，计数器暂停计数，而系统复位号Reset则使计数器异步清0。
程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYcounterIS
PORT（clock:
INSTD_LOGIC;
reset:
instd_logic;
Hold:
instd_logic;
countNum:
BuFFeRINTEGERRANGE0TO90）;
END;
ARCHITECTUREbehaviorOFcounterIS
BEGIN
process（reset,Clock）
BEGIN
IFReset='1'THEN
countNum<=0;
ELSIFrising_edge（Clock）THEN
IFHold='1'then
countNum<=countNum;
ELSE
IFcountNum=90THEN
countNum<=0;
ELSE
countNum<=countNum+1;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
END;
计时模块的仿真波形图如图六所示为：
图六、倒计时模块的仿真波形图
（4）分位译码电路设计--1
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYFenweiIS
PORT
（Numin:
INintegerRANGE0TO45;
NumA,NumB:
OUTIntegerRANGE0to9
）;
END;
ARCHITECTUREbehaviorOFFenweiIS
BEGIN
process（Numin）
BEGIN
IFNumin>=40THEN
NumA<=4;
NumB<=Numin-40;
ELSIFNumin>=30THEN
NumA<=3;
NumB<=Numin-30;
ELSIFNumin>=20THEN
NumA<=2;
NumB<=Numin-20;
ELSIFNumin>=10THEN
NumA<=1;
NumB<=Numin-10;
ELSE
NumA<=0;
NumB<=Numin;
ENDIF;
ENDPROCESS;
END;
（5）分位译码电路设计—2
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYFenwei2IS
PORT
（Numin:
INintegerRANGE0TO45;
NumC,NumD:
OUTIntegerRANGE0to9
）;
END;
ARCHITECTUREbehaviorOFFenwei2IS
BEGIN
process（Numin）
BEGIN
IFNumin>=40THEN
NumC<=4;
NumD<=Numin-40;
ELSIFNumin>=30THEN
NumC<=3;
NumD<=Numin-30;
ELSIFNumin>=20THEN
NumC<=2;
NumD<=Numin-20;
ELSIFNumin>=10THEN
NumC<=1;
NumD<=Numin-10;
ELSE
NumC<=0;
NumD<=Numin;
ENDIF;
ENDPROCESS;
END;
（6）数码管驱动设计
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYbcd_dataIS
PORT
（bcd_data:
inSTD_LOGIC_VECTOR（3downto0）;
segout:
outSTD_LOGIC_VECTOR（6downto0）
）;
END;
ARCHITECTUREbehaviorOFbcd_dataIS
BEGIN
process（bcd_data）
BEGIN
casebcd_datais
when"0000"=>segout<="1111110";
when"0001"=>segout<="0110000";
when"0010"=>segout<="1101101";
when"0011"=>segout<="1111001";
when"0100"=>segout<="0110011";
when"0101"=>segout<="1011011";
when"0110"=>segout<="0011111";
when"0111"=>segout<="1110000";
when"1000"=>segout<="1111111";
when"1001"=>segout<="1110011";
whenothers=>null;
ENDCASE;
ENDPROCESS;
END;
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_unsigned.ALL;
ENTITYdtsmIS
PORT（clk:
inSTD_LOGIC;
NumA,NumB,NumC,NumD:
inSTD_LOGIC_VECTOR（3downto0）;
segout1:
outSTD_LOGIC_VECTOR（6downto0）;
led_sel:
outSTD_LOGIC_VECTOR（3downto0））;
ENDdtsm;
architecturebhvofdtsmis
componentbcd_datais
port（bcd_data:
inSTD_LOGIC_VECTOR（3downto0）;
segout:
outSTD_LOGIC_VECTOR（6downto0））;
endcomponent;
signalx:
STD_LOGIC_VECTOR（3downto0）;
signalq:
STD_LOGIC_VECTOR（1downto0）;
begin
p1:
process（clk）
begin
ifclk'eventandclk='1'then
Q<=Q+'1';
endif;
endprocess;
p2:
process（Q）
begin
caseQis
when"00"=>led_sel<="1110";x<=NumD;
when"01"=>led_sel<="1101";x<=NumC;
when"10"=>led_sel<="1011";x<=NumB;
when"11"=>led_sel<="0111";x<=NumA;
whenothers=>null;
endcase;
endprocess;
u1:
bcd_dataPORTmap（bcd_data=>x,segout=>segout1）;
end
数码管显示模块的仿真波形图如图七所示：
图六、数码管显示模块的仿真波形图
五、引脚锁定和下载
时钟信号、数码管、信号灯依次手动锁好，打开试验箱的电源并下载，结果显示正确，六个信号灯依次为甲、乙方向的红绿黄灯。
两个方向上的数码管显示的时间完全吻合。
键1（m）为紧急状态控制端，按下键1时，两路信号灯都为红灯，时间暂停，再次按下键1，恢复原状态，继续计时。
结果证实调试成功。
六﹑设计创新
1﹑模块化编程，模块化接线，再编译总原理图，思路比较清楚解容易。
2﹑可以比较容易的改变红绿灯的时间。
3﹑有的模块可以供其它任务通用。
七﹑心得体会
EDA设计我感觉程序调试最重要，试验软件、硬件熟悉其次。
我在编完各模块程序之后，编译查错最初有几十个错误，有输入错误、语法错误。
一遍一遍的编译查错，直到没有错误。
必须注意工程名和实体名一致，不然一般会出错。
在没有错误之后可以进行波型仿真。
若与理想的不同，再查看程序，有无原理上的编辑错误或没有查出的输入错误。
都通过可以进行管脚配对，把程序烧入芯片，在实物机上看结果，从显示中得出还需改正的地方，再去改程序。
必须注意每改一次都要编译，重新烧入。
通过本次课程设计，让我对用VHDL语言设计实验有了更好的了解。
实验过程中熟悉了对MAX+plusⅡ软件的操作及应用，也提高了个人独立分析问题及解决问题的能力。
在设计过程中，对VHDL语言的运用能力也得到了提高。
同时，还深刻体会到了VHDL在功能设计中所具有的优越性。
八﹑参考文献
（1）潘松，黄继业.2006.EDA技术使用教程.北京：
科学出版社。
（2）黄任；2005；VHDL入门.解惑.经典实例.经验总结.北京：
北京航空航天大学出版社。
（3）徐志军，徐光辉.2002.CPLD/FPGA的开发与应用.北京：
电子工业出版社。
（4）褚振勇.FPGA设计与应用.西安：
西安电子科技大学出版社。
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