数字逻辑课程设计报告RS触发器的设计.docx
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数字逻辑课程设计报告RS触发器的设计
课程设计报告
课程名称数字逻辑课程设计
课题RS触发器的设计
专业计算机科学与技术
班级0902
学号200903010225
姓名田鹏
指导教师刘洞波邓作杰陈多
2011年01月09日
课程设计任务书
课程名称数字逻辑课程设计
课题RS触发器的设计
专业班级计算机科学与技术
学生姓名田鹏
学号200903010225
指导老师刘洞波邓作杰陈多
审批
任务书下达日期：
2011年01月09日
任务完成日期：
2011年01月21日
一、设计内容与设计要求
1．设计内容：
本课程是一门专业实践课程，学生必修的课程。
其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者VerilogHDL设计电子系统的流程和方法，采用QuartusII等工具独立应该完成1个设计题目的设计、仿真与测试。
加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用QuartusII进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。
题目一4线-16线译码器电路设计；
题目二16选1选择器电路设计；
题目三4位输入数据的一般数值比较器电路设计
题目四10线-4线优先编码器的设计
题目五8位全加器的设计
题目六RS触发器的设计；
题目七JK触发器的设计；
题目八D触发器的设计；
题目九十进制同步计数器的设计；
题目十T触发器的设计；
每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。
参考书目
1
EDA技术与VHDL程序开发基础教程
雷伏容,李俊,尹霞
清华大学出版社
978-7-302-22416-7
2010
TP312VH/36
2
VHDL电路设计技术
王道宪贺名臣_刘伟
国防工业出版社
7-118-03352-9
2004
TN702/62
3
VHDL实用技术
潘松,王国栋
7-81065
7-81065-290-7
2000
TP312VH/1
4
VHDL语言100例详解
北京理工大学ASIC研究所
7-900625
7-900625-02-X
1999
TP312VH/3
5
VHDL编程与仿真
王毅平等
人民邮电出版社
7-115-08641-9
2000
73.9621/W38V
6
VHDL程序设计教程
邢建平_曾繁泰
清华大学出版社
7-302-11652-0
2005
TP312VH/27/3
7
VHDL电路设计
雷伏容
清华大学出版社
7-302-14226-2
2006
TN702/185
2．设计要求：
●课程设计报告规范
课程设计报告应包含如下几个部分
1）功能描述
说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图
2）详细设计
按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。
3）调试分析以及设计体会
a.仿真或程序下载调试（附界面截图）。
b.设计过程中遇到的问题以及解决问题的方法。
c.课程设计过程经验教训、心得体会。
4）书写格式
见附带说明。
5）附录
a.参考书目
b.源程序清单（带注释）
●考核方式
指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。
具体考核标准包含以下几个部分：
1）平时出勤（占10%）
2）系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%）
3）程序能否完整、准确地运行，个人能否独立、熟练地调试程序（占40%）
4）设计报告（占30%）
5）注意：
不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。
6）独立完成情况（占10%）。
●课程设计验收要求
7）运行所设计的系统。
8）回答有关问题。
9）提交课程设计报告纸质稿。
10）提交源程序、设计报告文档电子稿。
11）依内容的创新程度，完善程序情况及对程序讲解情况打分。
二、进度安排
上机时间：
十九周周二8:
00-12:
00
十九周周三8:
00-12:
00
二十周周一14:
00-18:
00
附带说明：
课程设计报告装订顺序：
封面、任务书、目录、正文、评分、附件（程序清单）。
正文的格式:
一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。
正文的内容:
一、课题的主要功能；二、详细设计；三、程序调试；四、总结；五、附件（所有程序的原代码，要求对程序写出必要的注释）。
正文总字数要求在5000字以上（不含程序原代码）。
计算机与通信学院课程设计评分表
课题名称：
项目
评价
设计方案的合理性与创造性
设计与调试结果
设计说明书的质量
答辩陈述与回答问题情况
课程设计周表现情况
综合成绩
教师签名：
日期：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYRS_clkIS
PORT（S,R,res:
INstd_logic;
Q,NOT_Q:
outstd_logic）;
ENDRS_clk;
ARCHITECTUREbehavOFRS_clkIS
signalsel1,sel2:
std_logic;
BEGIN
process（res,sel1,sel2）
begin
ifres='0'thensel1<='0';
sel2<='1';
elsif（S='1'andR='0'）thensel1<='1';
sel2<='0';
elsif（S='0'andR='1'）thensel1<='0';
sel2<='1';
elsif（S='0'andR='0'）thensel1<=sel1;
sel2<=sel2;
endif;
Q<=sel1;
NOT_Q<=sel2;
endprocess;
ENDbehav;
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYRS_clkIS
PORT（S,R,res:
INstd_logic;
Q,NOT_Q:
outstd_logic）;
ENDRS_clk;
ARCHITECTUREbehavOFRS_clkIS
signalsel1,sel2:
std_logic;
BEGIN
process（res,sel1,sel2）
begin
ifres='0'thensel1<='0';
sel2<='1';
elsif（S='1'andR='0'）thensel1<='1';
sel2<='0';
elsif（S='0'andR='1'）thensel1<='0';
sel2<='1';
elsif（S='0'andR='0'）thensel1<=sel1;
sel2<=sel2;
endif;
Q<=sel1;
NOT_Q<=sel2;
endprocess;
ENDbehav;
mlduleRS_FF（Q,QN,SDN,RDN）;
inputSDN,RDN;
outputQ,QN;
assignQ=~（SDN&&QN）;
assignQN=~（RDN&&Q）;
endmodule
行为描述
ModuleRS_FF_1（Q,QN,SDN,RDN）;
InputRDN,SDN;
OutputQ,QN;
regQ,QN;
always@（RDNorSDN）
begin
case（{SDN,RDN}）
‘b00:
beginQ=1;QN=1;end
‘b01:
beginQ=1;QN=0;end
‘b10:
beginQ=0;QN=1;end
‘b11:
beginQ=Q;QN=QN;end
Endcase
End
endmodule
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