第五章同步时序逻辑电路的习题数字逻辑.docx
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第五章同步时序逻辑电路的习题数字逻辑
第五章同步时序逻辑电路的习题
一、基本知识点
1、时序逻辑电路的一般结构
特点：
a、有存储电路（记忆元件）；有组合电路（特殊时可没有）
b、包含反馈电路，电路功能与“时序”相关
c、输出不仅与输入（X）有关，而且与存储状态（Y）有关
分类：
（1）Mealy型Z＝F（X，Q）
输出是电路的输入和现态的函数（注意输出与输入有直接关系）
（2）Moore型Z＝F（Q）
输出仅仅是电路现态的函数（注意输出与输入没有直接关系）
同步时序逻辑电路：
各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。
异步时序逻辑电路：
电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。
//本课程将较少讨论异步时序逻辑电路
2、同步时序逻辑电路的描述
注意：
任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。
（1）激励函数表达式：
存储电路输入Y与电路输入X和现态Q之间的关系
Y＝F（X，Q）//现态Q就是上图存储电路原始的输出yk
（2）次态函数表达式：
电路的次态Qn+1与激励函数Y和现态Q之间关系
Qn+1＝F（Y，Q）//次态Qn+1就是上图存储电路再次触发后的输出ykn+1
（3）输出函数表达式：
电路的输出Z和输入X和当前现态Q的关系
Mealy型Z＝F（X，Q）
Moore型Z＝F（Q）
状态表的格式
Mealy型Moore型
状态图的画法
Mealy型
Moore型
3、同步时序逻辑电路分析
（1）表格法的分析步骤
a、根据电路写出输出表达式和激励函数表达式
b、列出各自的激励矩阵，确定电路相应的次态
c、作出给定电路的状态表和状态图
d、拟定一个典型输入序列，画出时间图，描述此电路的功能
（2）代数法的分析步骤
a、根据电路写出输出表达式和激励函数表达式
b、把激励函数代入次态方程，导出次态方程组
c、根据此方程组，作出状态表和状态图
d、拟定一个典型输入序列，画出时间图，描述此电路的功能
注意：
上述两种分析方法的b、c两步骤不同
4、同步时序逻辑电路设计
步骤：
（1）形成原始的状态图和状态表
（2）对原始的状态进行化简，变成最简状态，降低电路复杂度和成本
（3）把状态与二进制代码相对应，即决定触发器的个数
（4）确定激励函数（对应触发器的种类）和输出函数（对应逻辑电路的种类），并画出逻辑电路图
5、常用的时序电路
（1）计数器周期性的状态循环
按进制可分为：
二进制计数器、BCD码计数器、任意进制计数器（楼两种存在无效状态）
按时钟输入方式：
同步计数器、异步计数器
按趋势可分为：
加“1”计数器、减“1”计数器
*同步二进制计数器（3位数值，即3个触发器）
用3个JK触发器实现，电路图如下所示（输入端悬空为信号“1”）
驱动方程J0＝K0＝1（Q0触发器的输入控制）
J1＝K1＝Q0（Q1触发器的输入控制）
J2＝K2＝Q0Q1（Q2触发器的输入控制）
输出方程Z＝（Q2Q1Q0）三个触发器的输出端原相直接输出
输出波形如下所示
说明：
Q0触发器按时钟Cp触发，每一个时钟Q0触发器翻转一次
Q1触发器接收Q0触发器的原相输出，当Q0原相输出为1后才翻转一次
Q2触发器接收Q0和Q1原相输出相与之后的结果，只有前两者输出均为1后才翻转一次
*异步二进制计数器
也用3个JK触发器实现，CR为清零端，电路图如下所示（3个JK触发器的输入端均悬空）
驱动方程同上（略）
输出波形如下所示（对比同步计数器，看看异同）
注意：
如反向输出则为加“1”计数
（1）寄存器多个触发器的并行操作，可以暂存数据信息
*数据寄存器（4位数值，即4个触发器）用D触发器来实现，电路图如下所示
*移位寄存器（输入可并行亦可串行，输出可并行亦可串行）各位之间存在传递关系
*移位寄存器（各位之间存在传递关系，且首位和末位也存在传递关系）
注意：
前面示意的均为左移位，如右移位，传递关系相反
二、相关习题
**填空题
1、时序逻辑电路按其状态改变是否受统一定时信号控制，可分为（）和（）两种类型。
2、一个同步时序逻辑电路可用（）、（）和（）3组函数表达式描述。
3、Mealy型时序逻辑电路的输出是（）的函数，Moore型时序逻辑电路的输出是（）的函数。
4、设最简状态表包含的状态数目为n，相应电路中的触发器个数为m，则m和n应满足关系（）。
5、一个Mealy型“0011”序列检测器的最简状态表中包含（）个状态，电路中有（）个触发器。
6、某同步时序逻辑电路的状态表如下所示，若电路初始状态为A，输入序列x=010101，则电路产生的输出响应序列为（）。
现态
次态/输出
x=0
x=1
A
B/0
C/1
B
C/1
B/0
C
A/0
A/1
7、某同步时序逻辑电路的状态图如下所示，若电路的初始状态为A，则在输入序列11010010作用下的状态和输出响应序列分别为（）和（）。
A
B
C
0/0
0/1
1/0
0/0
1/0
1/0
8、某某同步时序逻辑电路图如下所示，设电路现态y2y1=00，经过3个时钟脉冲后，电路的状态为（）。
y1
IK
IJ
y2
IK
IJ
•
•
•
Cp
•
“1”
**选择题（单选）
1、下列触发器中，（）不可作为同步时序逻辑电路的存储器件。
A.基本R-S触发器B.D触发器
C.J-K触发器D.T触发器
2、构成一个模10同步计数器，需要（）触发器。
A.3个B.4个C.5个D.10个
3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）。
A.状态数目更多B.状态数目更少
C.触发器更多D.触发器一定更少
4、同步时序电路设计中，状态编码采用相邻编码法的目的是（）。
A.减少电路中的触发器B.提高电路速度
C.提高电路可靠性D.减少电路中的逻辑门
**判断题
1、同步时序逻辑电路中的存储元件可以是任意类型的触发器。
（）
2、若某同步时序逻辑电路可设计成Mealy型或者Moore型，则采用Mealy型电路比采用Moore型电路所需状态数目少。
（）
3、实现同一功能的最简Mealy型电路比最简Moore型电路所需触发器数目一定更少。
（）
4、最大等效类是指含状态数目最多的等效类。
（）
5、同步时序逻辑电路设计中，状态编码采用相邻编码法是为了消除电路中的竞争。
（）
6、根据最简二进制状态表确定输出函数表达式时，与所选触发器类型无关。
（）
7、设计一个同步模5计数器，需要5个触发器。
（）
8、同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。
（）
9、一个存在无效状态的同步时序逻辑电路是否具有自启动功能，取决于确定激励函数时对无效状态的处理。
（）
**分析及设计题
1、状态图如下所示，指出该电路属于何种类型？
实现什么功能？
相应的电路中需要几个触发器？
2、分析下图所示的逻辑电路，说明该电路的功能。
&
•
•
•
y1
IK
IJ
y2
IK
IJ
•
1
。
•
&
•
Z
Cp
x
3、分析下图所示的逻辑电路，设电路初始状态为“00”，输入序列为x=10011110110，作出输出响应序列，并说明电路功能。
4、分析下图所示的逻辑电路，说明该电路的功能。
5、试作出“0101”序列检测器的最简Mealy型状态表和Moore型状态表。
典型输入、输出序列为
输入
x
110101010011
输出
Z
000001010000
6、化简如下所示的原始状态表
现态
次态/输出
x=0
x=1
A
B/0
C/0
B
A/0
F/0
C
F/0
G/0
D
A/0
C/0
E
A/0
A/1
F
C/0
E/0
G
A/0
B/1
7、用D触发器作为存储元件设计一个4位串行输入、并行输出的双向移位寄存器。
该电路有一个数据输入端x和一个控制输入端M。
当M=0时，实现左移，数据从右端串行输入；当M=1时，实现右移，数据从左端串行输入。
三、习题参考答案
**填空题
1、时序逻辑电路按其状态改变是否受统一定时信号控制，可分为（同步时序逻辑电路）和（异步时序逻辑电路）两种类型。
2、一个同步时序逻辑电路可用（输出函数表达式）、（激励函数表达式）和（次态函数表达式）3组函数表达式描述。
3、Mealy型时序逻辑电路的输出是（输入和状态变量）的函数，Moore型时序逻辑电路的输出是（状态变量）的函数。
4、设最简状态表包含的状态数目为n，相应电路中的触发器个数为m，则m和n应满足关系（2m≥n>2m-1）。
5、一个Mealy型“0011”序列检测器的最简状态表中包含（4）个状态，电路中有
（2）个触发器。
6、某同步时序逻辑电路的状态表如下所示，若电路初始状态为A，输入序列x=010101，则电路产生的输出响应序列为（001100）。
现态
次态/输出
x=0
x=1
A
B/0
C/1
B
C/1
B/0
C
A/0
A/1
7、某同步时序逻辑电路的状态图如下所示，若电路的初始状态为A，则在输入序列11010010作用下的状态和输出响应序列分别为（AABCBBCB）和（00001001）。
8、某某同步时序逻辑电路图如下所示，设电路现态y2y1=00，经过3个时钟脉冲后，电路的状态为（y2y1=11）。
y1
IK
IJ
y2
IK
IJ
•
•
•
Cp
•
“1”
**选择题（单选）
1、下列触发器中，（A）不可作为同步时序逻辑电路的存储器件。
A.基本R-S触发器B.D触发器
C.J-K触发器D.T触发器
2、构成一个模10同步计数器，需要（B）触发器。
A.3个B.4个C.5个D.10个
3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（B）。
A.状态数目更多B.状态数目更少
C.触发器更多D.触发器一定更少
4、同步时序电路设计中，状态编码采用相邻编码法的目的是（D）。
A.减少电路中的触发器B.提高电路速度
C.提高电路可靠性D.减少电路中的逻辑门
**判断题
1、同步时序逻辑电路中的存储元件可以是任意类型的触发器。
（×）
2、若某同步时序逻辑电路可设计成Mealy型或者Moore型，则采用Mealy型电路比采用Moore型电路所需状态数目少。
（√）
3、实现同一功能的最简Mealy型电路比最简Moore型电路所需触发器数目一定更少。
（×）
4、最大等效类是指含状态数目最多的等效类。
（×）
5、同步时序逻辑电路设计中，状态编码采用相邻编码法是为了消除电路中的竞争。
（×）
6、根据最简二进制状态表确定输出函数表达式时，与所选触发器类型无关。
（√）
7、设计一个同步模5
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