集成电路试题库Word格式文档下载.docx
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与一般动态组合逻辑电路相比，它增加了一个MOS管Mkp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。
对于一般的动态组合逻辑电路，在评估阶段，A=“H”B=“L”,电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。
该电路增加了一个MOS管Mkp，在预充电阶段，Mkp导通，对C点充电到Vdd。
在评估阶段，Mkp截至，不影响电路的正常输出。
8、
延迟时间
时钟沿与输出端之间的延迟
第1章集成电路的基本制造工艺
四层三结的结构的双极型晶体管中隐埋层的作用
减小集电极串联电阻，减小寄生PNP管的影响
在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响
电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大
简单叙述一下pn结隔离的NPN晶体管的光刻步骤
第一次光刻：
N+隐埋层扩散孔光刻
第二次光刻：
P隔离扩散孔光刻
第三次光刻：
P型基区扩散孔光刻
第四次光刻：
N+发射区扩散孔光刻
第五次光刻：
引线孔光刻
第六次光刻：
反刻铝
简述硅栅p阱CMOS的光刻步骤
P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线
以p阱CMOS工艺为基础的BiCMOS的有哪些不足
NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位
以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
并请提出改进方法
首先NPN具有较薄的基区，提高了其性能：
N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。
缺点：
集电极串联电阻还是太大，影响其双极器件的驱动能力。
改进方法在N阱里加隐埋层，使NPN管的集电极电阻减小。
提高器件的抗闩锁效应。
请画出NPN晶体管的版图，并且标注各层掺杂区域类型
请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子
第2章集成电路中的晶体管及其寄生效应
简述集成双极晶体管的有源寄生效应在其各工作区能否忽略
PNP管为四层三结晶体管的寄生晶体管，当NPN晶体管工作在正向工作区时，即NPN的发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。
当NPN处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。
当NPN工作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。
此时寄生效应也不能忽略
什么是集成双极晶体管的无源寄生效应
在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。
什么是MOS晶体管的有源寄生效应
MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS管和寄生PNPN（闩锁效应），这些效应对MOS器件的工作稳定性产生极大的影响。
什么是MOS晶体管的闩锁效应，其对晶体管有什么影响
在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管（NPN和PNP），一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。
影响：
产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。
消除“Latch-up”效应的方法
版图设计时：
为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；
工艺设计时：
降低寄生三极管的电流放大倍数：
以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。
为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。
工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；
具体应用时：
使用时尽量避免各种串扰的引入，注意输出电流不易过大。
如何解决MOS器件的场区寄生MOSFET效应
在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET的阈值电压，使其不易开启；
增加场氧生长厚度，使寄生MOSFET的阈值电压绝对值升高，不容易开启。
如何解决MOS器件中的寄生双极晶体管效应
（1）增大基区宽度：
由工艺决定；
（2）使衬底可靠接地或电源。
第3章集成电路中的无源元件
双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？
双极性集成电路中最常用的电阻器是基区扩散电阻MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。
集成电路中常用的电容有哪些
反偏PN结电容和MOS电容器
为什么基区薄层电阻需要修正
基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。
形成管子后，实际电阻比原来要高，所以需要修正。
为什么新的工艺中要用铜布线取代铝布线
长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。
运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
r（L/W）=R=1KL/W=5I=V/R=1mA
P=（I*I*r）/（WL）公式变形
W=6.32
注意：
这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。
第4章TTL电路
名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间
电压传输特性：
指电路的输出电压VO随输入电压Vi变化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。
开门/关门电平：
开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平（VON）；
关门电平VILmax-为保证输出为额定高电平时的最大输入低电平（VOFF）。
逻辑摆幅：
-输出电平的最大变化区间，VL=VOH-VOL。
过渡区宽度：
输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。
输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。
输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。
静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。
电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。
瞬态延迟时间td-从输入电压Vi上跳到输出电压Vo开始下降的时间间隔。
Delay-延迟。
瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平VOL的时间间隔。
Fall-下降。
瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开始上升的时间间隔。
Storage-存储。
瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平VOH的时间间隔。
Rise-上升。
瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。
分析四管标准TTL与非门（稳态时）各管的工作状态
当输入端的信号，有任何一个低电平时：
Q1饱和区Q2截至区Q3饱和区Q4截至区
当输入端的信号全部为高电平时：
Q1反向区Q2饱和区Q3饱和区Q4饱和区
在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难
Q5管影响最大，他不但影响截至时间，还影响导通时间。
当输出从低电平向高电平转化时，要求Q5快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。
当输出从高电平向低电平转化时，希望Q5快速的存储的电荷放完，此时要求IB5尽可能的大。
设计时，IB5的矛盾带来了很大的困难。
两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进
两管与非门：
输出高电平低，瞬时特性差。
四管与非门：
输出采用图腾柱结构Q3--D，由于D是多子器件，他会使Tplh明显下降。
D还起到了点评位移作用，提高了输出电平。
五管与非门：
达林顿结构作为输出级，Q4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。
四管和五管在瞬态中都是通过大电流减少Tplh.静态中提高了负载能力和输出电平。
相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的
六管单元用有源泄放回路RB-RC-Q6代替了R3
由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入Q5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。
当Q5饱和后Q6将会替它分流，限制了Q5的饱和度提高了电路速度。
在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。
画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性
由于六管单元在用了有源泄放回路，使Q2-Q5同时导通，四管单元由于Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC段是所对应的传输特性曲线。
所以说改善了传输特性的矩形性。
四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法
输出高电平偏低：
VCE3和R5上的电压过大，可以通过减小VCE3和IC3来实现。
输出高电平偏高：
VCE5上的电压偏高，可以通过增加IB5来增大Q5饱和度。
为什么TTL与非门不能直接并联
当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。
并会使数出低电平抬高，容易造成逻辑混乱。
9、
OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题
去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。
第5章MOS反相器
请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。
什么是器件的亚阈值特性，对器件有什么影响
器件的亚阈值特性是指在分析MOSFET时，当Vgs<
Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。
影响：
亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。
MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响
短沟道效应是指：
当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象
由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；
沟道变短使得器件很容易发生载流子速度饱和效应。
请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响
对于PMOS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压，此时不存在衬偏效应。
而当PMOS中因各种应用使得源端电位达不到最高电位时，衬底偏压>
0，源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。
使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。
什么是沟道长度调制效应，对器件有什么影响
MOS晶体管存在速度饱和效应。
器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。
当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区D和S之间电流源非理想。
为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）
晶体管开通后，其漏源电流随着漏源电压而变化。
当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；
而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。
给出E/R反相器的电路结构，分析其工作原理及传输特性，并计算VTC曲线上的临界电压值
Vin<
VT0时，MI处于截止状态，不产生任何漏极电流。
随着输入电压增加而超过VT0时，MI开始导通，漏极电流不再为0，由于漏源电压VDS=Vout大于Vin-VT0，因而MI初始处于饱和状态。
随着输入电压增加，漏极电流也在增加，输出电压Vout开始下降，最终，输入电压大于Vout+VT0，MI进入线性工作区。
在更大的输入电压下，输出电压继续下降，MI仍处于线性模式。
传输特性曲线如图示：
1）Vin<
VT0时，MI截止，Vout=VOH=VDD
2）Vin=VOH=VDD时，Vout=VOL
MI：
VGS=Vin=VDD
VDS=Vout=VOL
∴VDS<
VGS-VT0
MI非饱和导通
IR=（VDD-Vout）/RL=（VDD-VOL）/RL
IM=KN〔（VGS-VT0）VDS-1/2VDS2〕
=KN〔（VDD-VT0）VOL-1/2VOL2〕
∵IM=IR
VOL=VDD-VT0+1/KNRL-
为使VOL→0，要求KNRL>
>
1
1
3）Vin=VIL时,MI：
VGS=Vin=VIL
VDS=Vout
∴VDS>
MI饱和导通
IR=（VDD-Vout）/RL
IM=1/2KN（VGS-VT0）2
=1/2KN（Vin-VT0）2
∵IM=IR，对Vin微分，得：
-1/RL（dVout/dVin）=KN（Vin-VT0）
∵dVout/dVin=-1
∴VIL=Vin=VT0+1/KNRL
∴此时Vout=VDD-1/2KNRL
4）Vin=VIH时,MI：
VGS=Vin=VIH
IM=KN〔（VGS-VT0）VDS-1/2VDS2〕
=KN〔（Vin-VT0）Vout-1/2Vout2〕
∵IM=IR，对Vin微分，得：
-1/RL（dVout/dVin）=KN〔Vout+（Vin-VTH）dVout/dVin-Vout（dVout/dVin）〕
∴VIH=Vin=VT0+2Vout-1/KNRL
考虑一个电阻负载反相器电路：
VDD=5V，KN`=20uA/V2，VT0=0.8V，RL=200KΩ，W/L=2。
计算VTC曲线上的临界电压值（VOL、VOH、VIL、VIH）及电路的噪声容限，并评价该直流反相器的设计质量。
设计一个VOL=0.6V的电阻负载反相器，增强型驱动晶体管VT0=1V，VDD=5V1）求VIL和VIH2）求噪声容限VNML和VNMH
10、
采用MOSFET作为nMOS反相器的负载器件有哪些优点
采用负载电阻会占用大量的芯片面积，而晶体管占用的硅片面积通常比负载电阻小，并且有源负载反相器电路比无源负载反相器有更好的整体性能。
11、
增强型负载nMOS反相器有哪两种电路结构？
简述其优缺点
根据给增强型负载提供不同的栅极偏压，负载晶体管可以工作在饱和区或线性区。
饱和增强型负载反相器只要求一个独立的电源和相对简单的制造工艺，并且VOH限制在VDD-VTL。
而线性增强型负载反相器的VOH=VDD，噪声容限高，但需要使用两个独立的电源。
由于二者的直流功耗较高，大规模的数字电路均不采用增强型负载nMOS反相器。
12、
以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性
1）Vin=0时，MI截止
ML：
VDSL=VGSL=VDD-Vout=VDD-VOL
∴VDSL>
VGSL-VTLML始终饱和导通
Vout=VOH=VDD-VTL
2）Vin=VDD时，Vout=VOL
VGSI=Vin=VDD
VDSI=Vout=VOL
∴VDSI<
VGSI-VTI
IDSI=KNI〔（VGSI-VTI）VDSI-1/2VDSI2〕
=KNI〔（VDD-VTI）VOL-1/2VOL2〕
IDSL=1/2KNL（VGSL-VTL）2
=1/2KNL（VDD-VOL-VTL）2
∵IDSI=IDSL
∴VOL=gmL（VDD-VTL）/2gmI
为使VOL→0，要求gmL<
<
gmI
13、
试比较将nMOSE/E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改善
1）Vin=0，ME截止
MD：
耗尽型负载管VTD<
0，VGSD=0
∴VDSD=VDD-Vout=VDD-VOL>
VGSD-VTD
MD始终饱和导通
∴Vout=VOH=VDD，改善了高电平传输特性
2）Vin=VDD，Vout=VOL
ME：
VGSE=Vin=VDD
VDSE=Vout=VOL
∴VDSE<
VGSE-VTE
MI非饱和导通
IDSE=KNE〔（VGSE-VTE）VDSE-1/2VDSE2〕
=KNE〔（VDD-VTE）VOL-1/2VOL2〕
IDSD=1/2KND（VGSD-VTD）2
=1/2KNDVTD2
∴VOL=VTD2KND/2KNE（VDD-VTE）低电平传输特性仍取决于两管尺寸之比
为使VOL→0，要求KND<
KNE
14、
耗尽型负载nMOS反相器相比于增强型负载nMOS反相器有哪些好处
耗尽型负载nMOS反相器的制造工艺更加复杂，但可以有陡峭的VTC过渡和更好的噪声容限，并且是单电源供电，整体的版图面积也较小。
另外，在CMOS电路中使用耗尽型晶体管还能减少漏电流。
15、
有一nMOSE/D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的高、低输出逻辑电平是多少？
VOL=VTD2KND/2KNE（VDD-VTE）=0.027V
VOH=VDD=2V
16、
什么是CMOS电路？
简述CMOS反相器的工作原理及特点
CMOS电路是指由NMOS和PMOS所组成的互补型电路。
对于CMOS反相器，Vin=0时，NMOS截止，PMOS导通，Vout=VOH=VDD；
Vin=VDD时，NMOS导通，PMOS截止，Vout=VOL=0。
高低输出电平理想，与两管无关。
从对CMOS反相器工作原理的分析可以看出，在输入为0或VDD时，NMOS和PMOS总是一个导通，一个截止，没有从VDD到VSS的直流通路，也没有电流流入栅极，因而其静态电流和功耗几乎为0。
这也是CM
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