数字钟电子设计Word文件下载.docx
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六、课程设计Proteus总原理图……………………..12
七、PCB原理图………………………………………14
八、PCB板图示………………………………………15
九、元器件清单……………………………………….16
十、总结……………………………………………….17
十一、参考资料………………………………………..17
电子技术课程设计正文
一、课程设计题目:
数字钟
二、设计内容及要求:
设计数字钟:
显示分、秒,可以对分用+/-按键进行校正,自行设计时钟脉冲,计数方式使用同步电路,电路具有复位等功能。
三、课程设计题目分析:
☆设计要点
●设计一个精确的秒脉冲信号产生电路
●设计60进制计数器
●设计译码显示电路
●设计操作方面的校时电路
☆工作原理:
数字电子钟由信号发生器、“分、秒”计数器、译码器及显示器、校时电路、1Hz脉冲产生电路等组成。
秒信号产生器是整个系统的时基信号,它直接决定计时系统的精度,一般用555构成的振荡器来实现。
将标准秒脉冲信号送入“秒计数器”,该计数器采用60进制计数器,每累计60秒发出一个“分脉冲”信号,该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器,每累计60分,时钟自动复位。
译码显示电路将“分、秒”计数器的输出状态经七段显示译码器译码,通过四位LED显示器显示出来。
校时电路是来对“分、秒”显示数字进行校对调整。
其数字电子钟系统框图如下:
数字电子钟系统框图
四、课程设计的电路设计部分:
☆1Hz秒脉冲信号发生器
1Hz秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质量。
由振荡器产生秒脉冲信号。
●振荡器:
通常用555定时器与RC构成的多谐振荡器,经过调整输出1Hz脉冲。
其电路图如下:
多谐振荡器电路
☆秒、分计数器电路设计
秒、分计数器为60进制计数器。
实现这种模数的计数器采用中规模集成十进制同步可逆计数器74LS192构成。
●60进制计数器
由74LS192构成的60进制计数器,将一片74LS192设计成10进制加法计数器,另一片设置成6进制加法计数器。
两片74LS192按反馈清零法串接而成,秒计数器的个位的进位输出连接到十位的Up,进行加法计数;
个位的借位输出连接到十位的DN、D0、D2,进行减法计数,并且实现借位输出时置数。
秒计数器的十位和个位,输出脉冲除用作自身置数、清零外,同时还作为分计数器的输入脉冲。
下图电路即可作为秒计数器,也可作为分计数器。
60进制计数器
☆译码显示电路
译码电路的功能是将秒、分计数器的输出代码进行翻译,变成相应的数字。
用与驱动LED七段数码管的译码器常用的有74LS48。
74LS48是BCD-7段译码器/驱动器,输出高电平有效,专用于驱动LED七段共阴极显示数码管。
若将秒、分计数器的每位输出分别送到相应七段译吗管的输入端,便可以进行不同数字的显示。
译码显示电路
☆校时电路
校时电路是数字钟不可缺少的部分,每当数字钟与实际时间不符时,需要根据标准时间进行校时。
SW1和SW2、SW3分别为秒的+、-校正开关;
SW4和SW6、SW5分别是分的+、-校正开关。
不校正时,SW1、SW6开关分别打在上、下;
校正时,用鼠标拨动SW2、SW4开关,来回拨动一次,就能使秒、分位各增加1,同理,SW3和SW5用于减1。
.根据需要去拨动开关的次数,校正完毕后把SW1和SW6开关分别打在上、下。
其电路图如下:
分校正电路
秒校正电路
五、元器件使用说明:
(1)、中规模集成十进制同步可逆计数器74LS192
74LS192为可预置的十进制同步加/减计数器,共有54192/74192,54LS192/74LS192两种线路结构形式。
其主要电特性的典型值如下:
型号fcPD:
54192/7419232MHz325Mw、54LS192/74LS19232MHz95mW
74LS192的清除端是异步的。
当清除端(MR)为高电平时,不管时钟端(CPD、CPU)状态如何,即可完成清除功能。
74LS192的预置是异步的。
当置入控制端为低电平时,不管时钟CP的状态如何,输出端(Q0~Q3)即可预置成与数据输入端(P0~P3)相一致的状态。
74LS192的计数是同步的,靠CPD、CPU同时加在4个触发器上而实现。
在CPD、CPU上升沿作用下Q0~Q3同时变化,从而消除了异步计数器中出现的计数尖峰。
当进行加计数或减计数时,可分别利用CPD或CPU,此时另一个时钟应为高电平。
当计数上溢出时,进位输出端输出一个低电平脉冲,其宽度为CPU低电平部分的低电平脉冲;
当计数下溢出时,错位输出端输出一个低电平脉冲,其宽度为CPD低电平部分的低电平脉冲。
CPD减计数时钟输入端(上升沿有效),CPU加计数时钟输入端(上升沿有效),MR异步清除端,P0~P3并行数据输入端,异步并行置入控制端(低电平有效),Q0~Q3输出端;
(2)、555定时器
振荡器由555定时器构成。
在555定时器的外部接适当的电阻和电容元件构成多谐振荡器,再选择元件参数使其发出标准秒信号。
555定时器的功能主要由上、下两个比较器C1、C2的工作状况决定。
比较器的参考电压由分压器提供,在电源与地端之间加上VCC电压,且控制端VM悬空,则上比较器C1的反相端“-”加上的参考电压为2/3VCC,下比较器C2的同相端“+”加上的参考电压为1/3VCC。
若触发端S的输入电压V2≤1/3VCC,下比较器C2输出为“1”电平,SR触发器的S输入端接受“1”信号,可使触发器输出端Q为“1”,从而使整个555电路输出为“1”;
若阈值端R的输入电压V6≥2/3VCC,上比较器C1输出为“1”电平,SR触发器的R输入端接受“1”信号,可使触发器输出端Q为“0”,从而使整个555电路输出为“0”。
控制电压端VM外加电压可改变两个比较器的参考电压,不用时,通常将它通过电容(0.01μF左右)接地。
放电管T1的输出端Q′为集电极开路输出,其集电极最大电流可达50mA,因此,具有较大的带灌电流负载能力。
若复位端RD加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Q为“0”电平。
只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。
六、课程设计Proteus总原理图:
七、Pcb原理图:
八、PCB板图示:
TopLayer
BottomLayer
Topoverlay
九、元器件清单
Comment
Description
Designator
Footprint
LibRef
Quantity
Cap
Capacitor
C1,C2
1812
2
LED0
TypicalINFRAREDGaAsLED
D1
LED
1
AMBERCC
CommonCathhodeSeven-SegmentDisplay,RightHandDecimal
DS1,DS2,DS3,DS4
LEDX1
4
Power
Header,2-Pin
P1
HDR1X2
Header2
Res3
Resistor
R0,R1,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,R13,R14,R15,R16,R17,R18,R19,R20,R21,R22,R23,R24,R25,R26,R27,R28,R29,R30,R31
J1-0603
32
SW-SPDT
SPDTSubminiatureToggleSwitch,RightAngleMounting,VerticalActuation
S1,S2,S3,S4,S5,S6
HDR1X3
6
SW-SPST
Single-Pole,Single-ThrowSwitch
S7
SPST-2
74F08
Quad2-InputPositive-ANDGate
U1
DIP-14
74LS192
Synchronous4-BitUp/DownDecadeCounter(DualClockwithClear)
U2,U4,U7,U9
DIP-16
SN7448
BCD-To-SEVEN-SEGMENTDECDRV
U3,U5,U8,U10
555
Timer
U6
DIP-8
十、总结:
经过一个多月的思考与设计,最终在Proteus中完成了数字钟的仿真。
在这期间遇到了很多问题和困难,但最后都一一得到解决。
内心非常复杂和喜悦。
注意以下要点:
1、设计初期要考虑周到,否则后期改进会很困难。
经过深思熟虑之后,选择最适合的方案动手设计。
2、方案确定后,才开始设计。
设计时多使用已学过的方法,设计的每一步都要整体考虑,不能看一步,做一步。
在整体设计之后,在寻求简化的方法。
3、尽可能使电路连线有序,模块之间非常清楚。
这既利于自己修改,又利于与别人交流。
这次课程设计的数字钟,我用了6个开关,其中,各有两个开关用于校验时钟,另两个开关各有一个用于自然工作。
外接4个LED数码管,两两显示分、秒,以60进制显示时间。
这次实训,使我在之前掌握的电路、数电及刚学的模电等知识的基础上,进一步掌握电子产品设计及开发调试的全过程,尤其包括掌握Pcb板的设计、Proteus的仿真设计。
十一、参考资料:
[1]彭荣修.数字电子技术基础[M].2版.武汉:
武汉理工大学出版社,2010.
[2]徐莹隽.数字逻辑电路设计与实践[M].北京:
高等教育出版社,2008.