DDR存贮器控制器mpc83xx中文手册Word格式文档下载.docx
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信号名字上的横线指示该信号为低有效，例如/MCAS（列地址选通）。
低有效信号在它们为低时称为有效，为高时称为无效。
不是低有效的信号，例如MDQ（数据总线），在它们为高时称为有效，为低时称为无效。
9.3.1信号概述
存贮器控制器信号分为以下几组：
●存贮器接口信号
●时钟信号
●调试信号
表9-1显示了存贮器控制器外部信号是如何分组的。
设备硬件规范有表示引脚号的引线图。
它还列出了所有的电气和机械规范。
表9-1DDR存贮器接口信号汇总表
名字
功能/说明
复位
引脚数
I/O
MDQ[0:
63]
数据总线
全0
64
MDQS[0:
8]
数据选通
9
/MDQS[0:
数据选通反码
全1
MECC[0:
7]
差错校验和纠正
8
/MCAS
列地址选通
1
O
MA[14:
0]
地址总线
15
MBA[2:
逻辑存贮体地址
3
/MCS[0:
3]
片选
4
/MWE
写允许
/MRAS
行地址选通
MDM[0:
数据屏蔽
MCK[0:
5]
DRAM时钟输出
6
/MCK[0:
DRAM时钟输出（补码）
MCKE[0:
1]
DRAM时钟允许
2
MODT[0:
DRAM（on-die）终止
MDVAL
存贮器调试数据正确
MSRCID[0:
4]
存贮器调试源ID
5
MDIC[0:
1]
驱动器阻抗校准
高Z
表9-2给出了存贮器地址信号映射。
表9-2存贮器地址信号映射
信号名字（输出）
JEDECDDRDIMM信号（输入）
最高位
MA14
A14
MA4
A4
MA13
A13
MA3
A3
MA12
A12
MA2
A2
MA11
A11
MA1
A1
MA10
A10
最低位
MA0
A0
MA9
A9
MA8
A8
MA7
A7
MBA2
MA6
A6
MBA1
MA5
A5
MBA0
9.3.2详细信号说明
下面几节介绍DDRSDRAM控制器的输入和输出信号、它们不同状态的含义、以及有效和无效的相对时序信息。
9.3.2.1存贮器接口信号
表9-3说明了DDR控制器存贮器接口信号。
表9-3存贮器接口信号——详细信号说明
信号
说明
数据总线。
DDR存贮器控制器上的输入和输出信号
作为双向数据总线的输出，这些信号按下面介绍的那样工作。
状态含义
有效/无效——表示正被DDR存贮器控制器驱动的数据的值。
时序
有效/无效——与对应的数据选通（MDQS）信号重合。
高阻——当前未处理READ或WRITE命令；
存贮器控制器或DRAM当前未驱动数据。
I
作为双向数据总线的输入，这些信号按下面介绍的那样工作。
有效/无效——表示正被外部DDRSDRAM驱动的数据的状态。
有效/无效——DDRSDRAM在READ事务期间驱动数据。
数据选通。
读数据时作为输入，写数据时作为输出。
数据选通可以是单端的（singleended），也可以是差分的
作为输出，数据选通由DDR存贮器控制器在写事务期间驱动。
存贮器控制器总是将这些信号驱动为低电平，除非已经发出了读操作，且期望的数据选通到达。
这样就避免了在DRAM接口无事务时数据选通为高电平。
有效/无效——传输正电平捕获数据时为高，传输负电平捕获数据时为低。
在写数据“眼睛”的中心；
与读数据眼睛重合。
将其当作时钟。
在信号翻转时数据正确。
关于字节通道的分配见表9-37。
有效/无效——如果WRITE命令在时钟边沿n到达，则DRAM的数据选通在时钟边沿n+1时在数据眼睛中心宣告有效。
更多信息参见JEDECDDRSDRAM规范。
作为输入，数据选通由外部DDRSDRAM在读事务期间驱动。
存贮器控制器使用数据选通来同步数据锁存。
有效/无效——接收正电平捕获数据时为高，接收负电平捕获数据时为低。
在写数据“眼睛”的中间；
与读数据“眼睛”重合。
在信号翻转时数据有效。
有效/无效——如果READ命令在时钟边沿n到达，且TIMING_CFG_1[CASLAT]规定的锁存为m个时钟，则DRAM的数据选通在时钟边沿n+m时与数据重合。
差错校验和纠正编码。
DDR控制器双向ECC总线的输入和输出信号。
5]在正常和调试模式中都起作用。
作为正常模式输出，ECC信号表示DDR控制器在写时驱动的ECC的状态。
作为调试模式输出，MECC[0:
5]提供源ID和数据有效的信息。
有效/无效——表示DDR控制器在写时驱动的ECC的状态。
有效/无效——与MDQ的时序相同。
高阻——与MDQ的时序相同。
作为输入，表示SDRAM设备在读时驱动的ECC的状态。
有效/无效——表示DDRSDRAM在读时驱动的ECC的状态。
0]
地址总线。
存贮器控制器到DRAM的地址输出。
0]携带对应行和列地址位的DDR存贮器接口的15个地址位。
MA0是存贮器控制器地址输出的最低位。
有效/无效——表示DDR存贮器控制器驱动的地址。
包括不同部分的地址，与存贮器大小和存贮器控制器发出的DRAM命令有关。
关于这些信号映射的完整介绍见表9-40。
有效/无效——在存贮器控制器启用时，就始终驱动地址。
在向DRAM驱动事务时（/MCS有效）有效。
高阻——在存贮器控制器禁用时。
逻辑存贮体地址。
驱动SDRAM逻辑（或内部）存贮体地址引脚的输出。
每个SDRAM支持四个或八个可寻址的逻辑子存贮体。
存贮器控制器的输出存贮体地址的位0必须与SDRAM的输入存贮体地址的位0相连。
MBA0，三个存贮体地址信号的最低有效位，在模式寄存器设置命令期间有效，以指定扩展模式寄存器。
有效/无效——在存贮器访问的行地址阶段，选择要激活的DDRSDRAM逻辑（或内部）存贮体；
在存贮器访问的列地址阶段，选择用于读或写操作的SDRAM内部存贮体。
表9-40介绍了所有情况下的这些信号的映射。
有效/无效——与MAn的时序相同。
高阻——与MAn的时序相同。
/MCAS
列地址选通。
低有效SDRAM地址复用信号。
/MCAS对读和写操作，以及模式寄存器设置、刷新和预充电命令都有效。
有效——为读和写操作指示总线上有一个有效的SDRAM列地址。
关于其他SDRAM命令所要求的/MCAS状态的更多信息见表9-45。
无效——不保证列地址有效
有效/无效——有效/无效的时序由9.4.1.4节“DDRSDRAM定时配置0（TIMING_CFG_0）”、9.4.1.5节“DDRSDRAM定时配置1（TIMING_CFG_1）”、9.4.1.6节“DDRSDRAM定时配置2（TIMING_CFG_2）”和9.4.1.3节“DDRSDRAM定时配置3（TIMING_CFG_3）”介绍的值控制。
高阻——只要存贮器控制器不是禁用的，就始终驱动/MCAS。
行地址选通。
/MCAS对激活命令有效。
此外还用于模式寄存器设置和刷新命令。
有效——为读和写操作指示总线上有一个有效的SDRAM行地址。
关于其他SDRAM命令所要求的/MRAS状态的更多信息见表9-45。
无效——不保证行地址有效
片选。
存贮器控制器支持四个片选。
有效——选择一个物理SDRAM存贮体执行9.4.1.1节“片选存贮体范围（CSn_BNDS）”和9.4.1.2节“片选存贮体配置（CSn_CONFIG）”介绍的存贮器访问操作。
DDR控制器将某个/MCS[0:
3]信号置为有效，开始一个存贮器周期。
无效——指示当前周期无SDRAM活动。
有效/无效——有效时向SDRAM报告有新的事务。
事务必须遵循在TIMING_CFG_0－TIMING_CFG_3中设置的定时限制。
高阻——只要存贮器控制器不是禁用的，就始终驱动。
写允许。
在向SDRAM发出写事务时有效。
它还用于模式寄存器设置命令和预充电命令。
有效——指示一个存贮器写操作。
关于其他SDRAM命令所要求的/MWE状态的更多信息见表9-45。
无效——指示一个存贮器读操作。
有效/无效——与/MRAS和/MCAS的时序相似。
用于写命令。
高阻——只要存贮器控制器不是禁用的，就始终驱动/MWE。
8]
DDRSDRAM数据输出屏蔽。
屏蔽写期间传输的不需要的数据字节。
当所有的I/O都在多字节突发中进行时，需要使用这些信号，以支持SDRAM上的子突发长度事务（例如单字节写）。
MDM0对应最高有效字节（MSB），MDM7对应最低有效字节（LSB），MDM8对应ECC字节。
表9-37给出了字节通道编码。
此外，DDR控制器还支持这样一种模式，即可以把ECC多路复用到数据屏蔽引脚上。
允许在内部将ECC多路复用到数据屏蔽引脚上使板子的设计在布线ECC信号时更为简单。
在该ECC复用模式中，MDM[0:
7]的时序将遵循ECC[0:
7]的时序。
在存贮器控制器启用之前置位DDR_SDRAM_CFG_2[24]，可以启用该模式。
有效——防止写入DDRSDRAM。
如果应该为写屏蔽对应的字节，则在将数据写入DRAM时，该信号有效。
注意，MDMn信号对DDR控制器是高有效的。
MDMn是DDR命令编码的一部分。
无效——允许对应字节从SDRAM读出或写入SDRAM。
有效/无效——与MDQx作为输出时的时序相同。
DDRSDRAM数据屏蔽。
有效/无效——表示正被DDRSDRAM读驱动的ECC状态。
3]
（on-die）终止。
存贮器控制器ODT到DRAM的输出。
3]表示相关数据、数据屏蔽、ECC和数据选通的（on-die）终止。
有效/无效——表示被DDR存贮器控制器驱动的ODT。
有效/无效——按JEDECDRAM规范的（on-die）终止定时进行驱动。
通过CSn_CONFIG[ODT_RD_CFG]和CSn_CONFIG[ODT_WR_CFG]字段配置。
高阻——始终驱动。
驱动器阻抗校准。
注意，MDIC信号要求使用精度为18欧姆的电阻。
MDIC0应被拉到GND，MDIC1应被拉到GVDD。
关于这些信号的更多信息见5.3.2.8节“DDR控制驱动器寄存器”。
这些引脚用于DDRIO的自动校准。
在DDR控制器正在运行自动驱动器补偿时，将这些信号驱动四个DRAM周期。
9.3.2.2时钟接口信号
表9-4包括DDR控制器时钟信号的详细说明。
表9-4时钟信号——详细信号说明
DRAM时钟输出及其补偿。
见9.5.4.1节“时钟分配”。
有效/无效——JEDECDDRSDRAM规范要求真实时钟和补偿时钟。
在真实时钟和补偿时钟交叉时，SDRAM看到时钟边沿。
有效/无效——由CCSRBAR偏移0x0_2130处的DDR_CLK_CNTL寄存器控制。
时钟允许。
用作到SDRAM时钟允许的输出信号。
1]可以无效，以停止DDRSDRAM的时钟同步。
有效——允许对SDRAM时钟同步。
无效——禁止对SDRAM时钟同步，SDRAM应忽略MCK或/MCK上的信号跳变。
当MCKE[0:
1]无效时，不考虑MCK//MCK。
有效/无效——DDR_SDRAM_CFG[MEM_EN]置位时有效。
在进入动态电源管理或自刷新时可以无效。
在退出动态电源管理或自刷新时可以重新有效。
9.3.2.3调试信号
调试信号MSRCID[0:
4]和MDVAL在正常DDR操作时不起作用。
在5.3.2.7节“调试配置”中可以找到这些信号的详细说明。
9.4内存映射/寄存器定义
表9-5给出了DDR存贮器控制器的寄存器内存映射。
在该表和寄存器特性及字段说明中，使用下列访问定义：
●为确定访问类型，始终忽略保留字段。
●R/W、R和W（读/写、只读和只写）指示寄存器中的所有非保留字段都具有相同的访问类型。
●w1c指示寄存器中的所有非保留字段在写入1时清除。
●Mixed（混合）指示一种混合访问类型。
●当无任何其他分类适用时使用Special（特殊）。
在这种情况下，应认真阅读寄存器图和字段说明表。
表9-5DDR存贮器控制器内存映射
偏移
寄存器
访问
节/页
0x0_2000
CS0_BNDS－片选0存贮器边界
R/W
0x0000_0000
9.4.1.1/9-10
0x0_2008
CS1_BNDS－片选1存贮器边界
0x0_2010
CS2_BNDS－片选2存贮器边界
0x0_2018
CS3_BNDS－片选3存贮器边界
0x0_2080
CS0_CONFIG－片选0配置
9.4.1.2/9-10
0x0_2084
CS1_CONFIG－片选1配置
0x0_2088
CS2_CONFIG－片选2配置
0x0_208C
CS3_CONFIG－片选3配置
0x0_2100
TIMING_CFG_3－DDRSDRAM定时配置3
9.4.1.3/9-10
0x0_2104
TIMING_CFG_0－DDRSDRAM定时配置0
0x0011_0105
9.4.1.4/9-10
0x0_2108
TIMING_CFG_1－DDRSDRAM定时配置1
9.4.1.5/9-10
0x0_210C
TIMING_CFG_2－DDRSDRAM定时配置2
9.4.1.6/9-10
0x0_2110
DDR_SDRAM_CFG－DDRSDRAM控制配置
0x0200_0000
9.4.1.7/9-10
0x0_2114
DDR_SDRAM_CFG_2－DDRSDRAM控制配置2
9.4.1.8/9-10
0x0_2118
DDR_SDRAM_MODE－DDRSDRAM模式配置
9.4.1.9/9-10
0x0_211C
DDR_SDRAM_MODE_2－DDRSDRAM模式配置2
9.4.1.10/9-10
0x0_2120
DDR_SDRAM_MD_CNTL－DDRSDRAM模式控制
9.4.1.11/9-10
0x0_2124
DDR_SDRAM_INTERVAL－DDRSDRAM时间间隔配置
9.4.1.12/9-10
0x0_2128
DDR_DATA_INT－DDRSDRAM数据初始化
9.4.1.13/9-10
0x0_2130
DDR_SDRAM_CLK_CNTL－DDRSDRAM时钟控制
9.4.1.14/9-10
0x0_2140
保留
－
0x0_2148
DDR_INIT_ADDRESS－DDR（training）初始化地址
9.4.1.15/9-10
0x0_214C
DDR_INIT_EXT_ADDRESS－DDR（training）初始化扩展地址
9.4.1.16/9-10
0x0_2BF8
DDR_IP_REV1－DDRIP部件版本1
R
0x0002_0200
9.4.1.17/9-10
0x0_2BFC
DDR_IP_REV2－DDRIP部件版本2
9.4.1.18/9-10
0x0_2E00
DDR_ERR_INJECT_HI－存贮器数据通路差错注入屏蔽高端
9.4.1.19/9-10
0x0_2E04
DDR_ERR_INJECT_LO－存贮器数据通路差错注入屏蔽低端
9.4.1.20/9-10
0x0_2E08
ECC_ERR_INJECT－存贮器数据通路差错注入屏蔽ECC
9.4.1.21/9-10
0x0_2E20
CAPTURE_DATA_HI－存贮器数据通路读捕获高端
9.4.1.22/9-10
0x0_2E24
CAPTURE_DATA_LO－存贮器数据通路读捕获低端
9.4.1.23/9-10
0x0_2E28
CAPTURE_ECC－存贮器数据通路读捕获ECC
9.4.1.24/9-10
0x0_2E40
ERR_DETECT－存贮器错误检测
w1c
9.4.1.25/9-10
0x0_2E44
ERR_DISABLE－存贮器错误禁止
9.4.1.26/9-10
0x0_2E48
ERR_INT_EN－存贮器错误中断允许
9.4.1.27/9-10
0x0_2E4C
CAPTURE_ATTRIBUTES－存贮器错误属性捕获
9.4.1.28/9-10
0x0_2E50
CAPTURE_ADDRESS－存贮器错误地址捕获
9.4.1.29/9-10
0x0_2E54
CAPTURE_EXT_ADDRESS－
升级会员 