CPLD复习资料Word文档下载推荐.docx

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（3）键盘扫描25

（4）显示26

十四、频率计27

（1）分频27

（2）计数28

（3）控制29

（4）显示30

（5）显示控制31

十五、时钟显示分秒32

（1）二分频32

（2）六十进制计数32

（3）显示34

一、译码器—4输入16输出

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSYFOURIS

PORT（A,B,C,D,EN,RST:

INSTD_LOGIC;

Y:

OUTSTD_LOGIC_VECTOR（15DOWNTO0））;

ENDSYFOUR;

ARCHITECTUREAOFSYFOURIS

SIGNALSEL:

STD_LOGIC_VECTOR（3DOWNTO0）;

BEGIN

SEL<

=D&

C&

B&

A;

PROCESS（EN,RST,SEL）

BEGIN

IF（RST='

0'

）THEN

Y<

="

0000000000000000"

;

ELSIF（EN='

1'

）THEN

CASESELIS

WHEN"

0000"

=>

Y<

1111111111111110"

0001"

1111111111111101"

0010"

1111111111111011"

0011"

1111111111110111"

0100"

1111111111101111"

0101"

1111111111011111"

0110"

1111111110111111"

0111"

1111111101111111"

1000"

1111111011111111"

1001"

1111110111111111"

1010"

1111101111111111"

1011"

1111011111111111"

1100"

1110111111111111"

1101"

1101111111111111"

1110"

1011111111111111"

1111"

0111111111111111"

WHENOTHERS=>

ENDCASE;

ENDIF;

ENDPROCESS;

ENDA;

二、编码器—8输入3输出

ENTITYSYFIVEIS

PORT（

A:

INSTD_LOGIC_VECTOR（7DOWNTO0）;

EN:

RST:

INSTD_LOGIC;

OUTSTD_LOGIC_VECTOR（2DOWNTO0）

）;

ENDSYFIVE;

ARCHITECTUREFIVOFSYFIVEIS

SIGNALSEL:

STD_LOGIC_VECTOR（9DOWNTO0）;

=RST&

EN&

WITHSELSELECT

000"

1100000001"

"

001"

1100000010"

010"

1100000100"

011"

1100001000"

100"

1100010000"

101"

1100100000"

110"

1101000000"

111"

1110000000"

WHENOTHERS;

ENDFIV;

三、计数器

（1）10进制

LIBRARYIEEE;

--:

十进制计数器

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYSYSIXEISPORT

（CLK:

Q:

OUTSTD_LOGIC_VECTOR（3DOWNTO0））;

ENDSYSIXE;

ARCHITECTUREBEHAVEOFSYSIXEIS

SIGNALQN:

BEGIN

PROCESS（CLK,QN）

IFCLK'

EVENTANDCLK='

THEN

IFQN="

THEN

QN<

ELSE

=QN+1;

Q<

=QN;

ENDBEHAVE;

（2）16进制

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYJIAFAJISHUQIISPORT

（CLK:

ENDJIAFAJISHUQI;

ARCHITECTUREBEHAVEOFJIAFAJISHUQIIS

SIGNALQN:

STD_LOGIC_VECTOR（3DOWNTO0）;

PROCESS（CLK）

THEN--:

CLK='

是上升触发

（3）带复位16进制

六十进制计数器,复位端高电平有效

ENTITYSYSIXHISPORT

（CLK,RST:

HBIT,LBIT:

--高位，低位输出定义

ENDSYSIXH;

ARCHITECTUREBEHAVEOFSYSIXHIS

SIGNALQL,QH:

SIGNALC:

STD_LOGIC;

PROCESS（CLK,QL）

IFRST='

QL<

ELSIFCLK'

IFQL="

C<

='

=QL+1;

PROCESS（C）--：

低位的进位C作为高位的时钟脉冲

QH<

ELSIFC'

EVENTANDC='

IFQH="

THEN--：

六十进制的高位判断值的临界值为5

=QH+1;

HBIT<

=QH;

高低位

LBIT<

=QL;

（4）24进制

二十四进制

ENTITYSYSIXGISPORT

ENDSYSIXG;

ARCHITECTUREBEHAVEOFSYSIXGIS

IF（QL="

）0R（（QL="

）AND（QH="

））THEN

IFC'

（5）60进制

六十进制计数器

ENTITYSYSIXFISPORT

ENDSYSIXF;

ARCHITECTUREBEHAVEOFSYSIXFIS

SIGNALQL,QH:

SIGNALC:

PROCESS（CLK,QL,QH）

四、LED灯显示

ENTITYLEDIS

PORT（LEDOUT:

OUTSTD_LOGIC_VECTOR（7DOWNTO0））;

ENDLED;

ARCHITECTUREAOFLEDIS

LEDOUT<

01010101"

五、串入并出

并入串出，复位高电平有效

ENTITYSYSEVEISPORT

（CLK,RST,LOAD:

DATA:

INSTD_LOGIC_VECTOR（3DOWNTO0）;

FINISH:

OUTSTD_LOGIC;

SO:

OUTSTD_LOGIC）;

ENDSYSEVE;

ARCHITECTUREBEHAVEOFSYSEVEIS

SIGNALTEMP:

SIGNALCNT:

STD_LOGIC_VECTOR（1DOWNTO0）;

PROCESS（CLK,RST）

IF（CLK'

TEMP<

=（OTHERS=>

'

）;

ELSIFLOAD='

=DATA;

=TEMP（2DOWNTO0）&

TEMP（3）;

CNT<

00"

=CNT+1;

FINISH<

WHENCNT="

11"

ELSE'

SO<

=TEMP（0）;

六、并入串出

串入并出,复位高电平有效

ENTITYSYSEVDISPORT

（SI,CLK,RST:

DATA_OUT:

OUTSTD_LOGIC_VECTOR（7DOWNTO0））;

ENDSYSEVD;

ARCHITECTUREBEHAVEOFSYSEVDIS

STD_LOGIC_VECTOR（7DOWNTO0）;

STD_LOGIC_VECTOR（2DOWNTO0）;

=TEMP（6DOWNTO0）&

SI;

DATA_OUT<

=TEMP;

七、分频

（1）三分频

--SANFENPIN

ENTITYSYEIGCIS

PORT（CLK,RST:

FP:

TEMP1,TEMP2:

OUTSTD_LOGIC）;

ENDSYEIGC;

ARCHITECTUREBEHAVEOFSYEIGCIS

SIGNALTMP,TEMP:

IFCNT="

10"

=CNT+1;

TMP<

=NOTTMP;

01"

=NOTTEMP;

FP<

=TMPXORTEMP;

TEMP1<

=TMP;

TEMP2<

（2）四分频

SIFENPIN

ENTITYSYEIGIS

ENDSYEIG;

ARCHITECTUREBEHAVEOFSYEIGIS

=CNT

（1）;

（3）六分频

ENTITYSYEIGDIS

ENDSYEIGD;

ARCHITECTUREBEHAVEOFSYEIGDIS

（4）八分频

BAFENPIN

ENTITYSYEIGBIS

ENDSYEIGB;

ARCHITECTUREBEHAVEOFSYEIGBIS

=CNT

（2）;

八、D触发器

ENTITYDCHUFAISPORT

（CLK,D:

ENDDCHUFA;

ARCHITECTUREBEHAVEOFDCHUFAIS

PROCESS（CLK,D）

=D;

ENDPRO