OMAPL138Word文档下载推荐.docx
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精密/32-Bit）和DP（IEEE双
精密/64-Bit）浮点
最多支持四个SP的每添置
时钟，每DP2添置四
时钟
最多支持两个浮动值（SP
或DP）倒数逼近
（RCPxP）和平方根倒数
近似（RSQRxP）运营
每个周期
–两个乘法功能单位
混合浮点精度IEEE
多点支撑高达：
–2SP的xSP的SP的每个时钟->
–2SP的x->
每两个时钟SP的DP
–2SP的xDP每3个时钟->
DP
–2DPxDP每4个时钟周期->
不动点乘以支持两个32x
32-Bit相乘，四16x16-Bit
相乘，或八8x8-Bit相乘
每时钟周期的，复杂的倍数
–指令包装减少了代码尺寸
–所有条件指令
–循环硬件支持的模
操作
–保护模式运行
–支持异常错误检测和
程序重定向
软件支持
–德州仪器DSP/BIOS™
–芯片支持库和DSP图书馆
128K-Byte内存共享内存
1.8V或3.3V的LVCMOSIOs（除USB和
DDR2接口）
两个外部存储器接口：
–EMIFA界面
或非（8-/16-Bit-Wide数据）
NAND（8-/16-Bit-Wide数据）
16-BitSDRAM的地址与128MB
空间
–DDR2/移动DDR内存控制器
16-Bit随着DDR2512MB的SDRAM
地址空间或
16-Bit随着mDDR256MB的SDRAM
地址空间
三个可配置16550类型UART模块：
–带有调制解调器控制信号
–16-byteFIFO
–16x或13x过采样方案
LCD控制器
两个串行外设接口（SPI）每
具有多个片选
两个多媒体卡（MMC）/安全数字
（SD）与安全数据卡接口的I/O
（SDIO）接口
两个主/从内部集成电路（I
2
C
Bus™）
一个主机端口（HPI）Interface16-Bit-Wide
复用地址/数据总线高带宽
USB1.1OHCI（主机）和集成PHY
（USB1）
USB随着综合2.0OTGPHY（USB0）港口
–USB2.0High-/全速客户
–USB2.0High-/Full-/低速主机
–终点0（管制）
–终点1,2,3,4（控制，批量，中断
或ISOC）Rx和Tx
一个多通道音频串行端口：
–发送/接收时钟高达50MHz
–两个时钟区域和16Pins串行数据
–支持TDM,I2S,和类似格式
–秩能够
–FIFO用于接收和发送缓冲区
两个多通道缓冲串行端口：
–AC97音频编解码器接口
–电信接口（ST段总线，H100）
–128-channelTDM
10/100Mb/s以太网的MAC（EMAC）:
–IEEE802.3标准
–MII媒体独立接口
–RMII简化媒体独立接口
–管理数据I/O模块（MDIO）
视频端口接口（VPIF）:
–两个8-bitSD（BT.656）,或单16-bit
单视频采集原料（8-/10-/12-bit）
频道
–两个8-bitSD（BT.656）,单16-bit视频
显示通道
通用并行端口（uPP）:
–高速并行接口FPGA和
数据转换器
–数据对两个通道，每个通道宽度为8-
到16-bit包容
–单数据传输速率或双数据速率
转移
–支持多接口与START，
ENABLE和wait控制
串行ATA（SATA）控制器：
–支持SATAI（1.5Gbps）和SATAII
（3.0Gbps）
–支持所有SATA电源管理
特点
–硬件辅助本地命令
排队（NCQ）条目最多32
–支持端口倍增器和
基于命令的开关
实时时钟32kHz振荡器和
独立电源导轨
三64-Bit通用定时器
（作为两个32-Bit定时器配置）
一64-Bit通用定时器（观看
狗）
两个增强型脉宽调制器
（eHRPWM）：
–专用16-Bit时基计数器
周期和频率控制
–6单边，6偶棱边对称或3
非对称双输出的边缘
–死区产生
–PWM经高频斩波载波
–旅游区输入
三32-Bit增强型捕捉模块
（eCAP）:
–作为3捕捉输入或3配置
辅助脉冲宽度调制（APWM）
输出
–多达四个单镜头捕捉事件
时间标记
361-BallPb-Free塑料球栅阵列
（PBGA）[ZCE后缀]，0.65-mm球间距
（PBGA）[ZWT后缀]，0.80-mm球间距
商业或扩展温度
1.3描述
该器件是一种低功率应用处理器上ARM926EJ-S™和C674xDSP核心为基础.这
提供了比对TMS320C6000™DSPs.平台上的其他成员显着降低功耗
该设备使OEMs和ODMs迅速向市场推出具有强大的经营设备
系统支持，丰富的用户界面，高处理性能寿命通过最大
灵活的完全集成的混合处理器解决方案.
该装置的双核架构提供了两个DSP和精简指令集的好处
计算机（RISC）技术，集成了高性能TMS320C674xDSP核心和一
ARM926EJ-S核心.
该ARM926EJ-S是32-bitRISC处理器核心执行32-bit或16-bit指示
流程32-bit,16-bit,或8-bit数据.核心uses流水线，使处理器的所有部件和
内存系统可以连续工作制.
ARM内核有一个协处理器15（CP15）,保护模块，数据和程序存储器
管理单位（MMUs）与查表预留缓冲区.它有独立的指令和16K-byte
16K-byte数据高速缓存.两者都是四路虚拟与虚拟索引标签关联（VIVT）.ARM内核
也有一个8KB内存（矢量表）和64KBROM.
该DSP两级缓存的架构设备uses核心.该级别1程序缓存（L1P）是
32KB直接映射的缓存和数据缓存1水平（L1D）是32KB2-way组相联高速缓存.该
级别2程序缓存（L2P）一个256KB内存空间，包括在方案和共享
数据空间.L2也有一个引导1024KBROM.内存可以为映射内存，缓存配置L2，
两个或组合.虽然DSPL2由ARM和访问系统中的其他主机，一
额外128KB内存共享内存是供其他主机可使用不影响DSP
性能.
外设集包括：
一10/100Mb/S的一个管理数据输入以太网的MAC（EMAC）/输出
（MDIO）模块;
一USB2.0OTG接口;
一USB1.1OHCI接口，两个内部集成电路（I2C）
总线接口，一个多通道音频串行端口16串行FIFO缓冲区（McASP）;
二
多通道缓冲串行端口（McBSP的）与FIFO缓冲器;
二SPI多个芯片接口
选择;
四64-bit通用定时器每个配置（一配置为看门狗）;
一
配置16-bit主机接口（HPI）;
高达9的16通用输入/输出pins银行
（GPIO）可编程中断/事件生成与其他外设复用模式;
三
UART接口（与RTS和CTS）;
二每种增强高解析度脉冲宽度调制器
（eHRPWM）外设;
332-bit增强（eCAP）捕获外设模块可配置
作为3捕捉输入或3辅助脉宽调制（APWM）产出;
2外部存储器
接口：
异步和SDRAM外部存储器接口速度较慢的记忆或（EMIFA界面）
外设和更高的速度DDR2/移动DDR控制器.
以太网媒体访问控制器（EMAC）之间提供了一个有效的接口设备和
网络.该EMAC支持10Base-T和100Base-TX,或10Mbits/秒（Mbps）和100Mbps
无论在哪一种半双工或全双工模式.另外一个管理数据输入/输出接口（MDIO）
可用于PHY配置.该EMAC支持MII和RMII接口.
该SATA控制器提供高速接口，海量数据存储设备.控制器的SATA
同时支持SATAI（1.5Gbps）和SATAII（3.0Gbps）.
通用并行端口（uPP）提供高速数据转换器接口种类很多，
FPGA或其它并行设备.该UPP支持在8-宽度上可编程数据16-bits
每两个通道.单日的汇率和双倍数据率传输的支持以及启动，
ENABLE和等待信号提供的数据转换器的各种控制.
一个视频端口接口（VPIF）是包括提供一个灵活的视频输入/输出端口
丰富的外设集提供了能够控制外围设备和沟通
外部处理器.对每一个细节的外设，请相关部门在本文件稍后
以及相关的外设参考指南.
该装置有一个ARM和DSP.一套完整的开发工具，其中包括C编译器，
DSP汇编优化程序，简化规划和调度，和Windows调试器接口
为了深入源代码执行的知名度
3.3设备兼容性
该ARM926EJ-SRISCCPU与其他ARM9CPUs从ARM控股plc.兼容
该C674xDSP核心是代码与C6000™DSP平台兼容，并支持这两种功能
在C64x+和C67x+DSP家庭.
3.4的ARM子系统
ARM的子系统包括以下功能：
ARM926EJ-SRISC处理器
ARMv5TEJ（32/16-bit）指令集
小尾数
系统控制协处理器15（CP15）
MMU
16KB指令缓存
16KB数据缓存
写缓冲器
嵌入式跟踪模块和嵌入式跟踪缓冲区（ETM/ETB）
ARM的中断控制器
3.4.1
ARM926EJ-SRISCCPU
ARM的子系统集成的ARM926EJ-S处理器.该ARM926EJ-S处理器是会员
ARM9系列通用微处理器.该处理器是针对多任务应用程序
在完整的记忆体管理，高性能，低电路小片尺寸，低功耗都是重要的.该
ARM926EJ-S处理器支持ARM和32-bit16位Thumb指令sets,使用户能够
取舍之间的高性能和高代码密度.具体来说，ARM926EJ-S处理器
支持ARMv5TEJ指令集，其中包括对Java字节代码执行效率的特点，
提供Java性能相近的时（JIT）Java解释以获得公正，但没有相关的代码
开销.
该ARM926EJ-S处理器支持ARM调试架构，包括逻辑，以协助双方
硬件和软件调试.该ARM926EJ-S处理器有一个哈佛架构，并提供一
完整的高性能子系统，包括：
ARM926EJ-S整数核心
CP15系统控制协处理器
存储器管理单元（MMU）
独立指令和数据高速缓存
独立指令和数据（内部RAM）接口
独立指令和数据接口AHB总线
有关ARM9,更完整的细节请参考ARM926EJ-S技术参考手册，可
3.4.2
CP15
该系统控制协处理器ARM926EJ-S（CP15）是用来配置和控制指令和
数据缓存，存储器管理单元（MMU）,和其他ARM子系统功能.寄存器的CP15
使用MRC的编程和MCRARM指令，当在特权模式下，如ARM公司
主管或系统模式.
3.4.3
一二级页表存储在主存储器单套用于控制地址转换，
权限检查和内存区域的属性数据和指令访问.该MMUuses一
一个统一的翻译后备缓冲区（TLB）缓存在页表掌握的信息.该
MMU特点是：
标准的ARM架构v4和v5MMU映射的大小，域和访问保护方案.
测绘尺寸是：
–1MB（段）
–64KB（大页）
–4KB（小页）
–1KB（小页）
大页面和小网页的访问权限可以单独指定每个季度
该页面（子页面的权限）
Hardwarepagetablewalks
整个TLB,无效使用CP15寄存器8
无效TLB项，由MVA,选择使用CP15寄存器8
锁定的TLB项，使用CP15寄存器10
3.4.4
高速缓存和写缓冲器
该指令的高速缓存的大小是16KB,数据高速缓存16KB.此外，缓存有以下
特点：
虚拟索引，虚拟标记，并采用修正的解决虚拟地址（MVA）
4路组相联，与一个八个字缓存行，每行，每行（32-bytes长度），并与
两脏bits在Dcache
Dcache支持直写和回写（或复制回）缓存的操作，按内存选择
地区使用在C转换表的B和bitsMMU
关键单词的第一个缓存加气站
缓存锁定寄存器使控制哪些缓存ways是分配用于行填充，
同时提供一个锁定机制，控制缓存腐败
Dcache存储物理地址TAG（每年TAG）的对应每个条目在标记Dcache
内存高速缓存行期间写的挫折，除了在存储到虚拟地址标签的使用
标签RAM.这意味着MMU不Dcache写回行动的，删除
可能错过的TLB相关的回写地址.
缓存失效维修业务提供高效的，整个Dcache或Icache，地区
在Dcache或Icache，和虚拟内存区域.
写缓冲区用于所有写入noncachablebufferable地区，写，写通过区域
门柱回写的地区.一个单独的缓冲区纳入Dcache举行写回
高速缓存行驱逐或脏缓存行清洗.主要写缓冲区有16-word数据缓冲区和一
四个地址的缓冲区.该Dcache回写数据字有八个项目和一个地址表项
3.4.5
先进的高性能总线（AHB）
ARM的子系统uses的AHBARM926EJ-S端口连接到配置了ARM和总线
外部存储器.仲裁者是聘请独立的仲裁获得了由D-AHB和I-AHB
配置总线和总线外部存储器.
3.4.6
嵌入式跟踪宏单元（ETM）和嵌入式跟踪缓冲区（ETB）
为了支持实时跟踪，ARM926EJ-S处理器提供了一个接口，使一个连接
嵌入式跟踪宏单元（ETM）.中ARM926ES-JOMAP-L138子系统还包括
嵌入式跟踪缓冲区（ETB）.的ETM由两部分组成：
跟踪端口提供了实时跟踪能力的ARM9.
触发器触发设施提供资源，其中包括地址和数据比较器，计数器，
和音序器.
跟踪端口的OMAP-L138不固定了，是不是只能连接到嵌入式跟踪缓冲区.
该ETB有4KB缓冲存储器.ETB启用调试工具是必需的读/捕获的解释
跟踪数据
3.4.7
ARM存储器映射
默认情况下，ARM已经获得最上和片外存储器领域，包括内部的DSP
回忆，EMIFA界面;
DDR2,和额外128K字节片上共享SRAM.同样，几乎所有的
片上外设的访问默认情况下，ARM的.
见
表3-3一个详细的顶级OMAP-L138内存映射，其中包括ARM存储器空间
3.5DSP子系统
该DSP子系统包括以下功能：
C674xDSPCPU
32KBL1计划（L1P）32KB）/高速缓存（高达
32KBL1资料（L1D）32KB）/高速缓存（高达
256KB统一映射RAM/高速缓存（L2）
1MB面膜可编程ROM
3.5.1
C674xDSPCPU描述
中央处理单元的C674x（CPU）包括八个功能单元，两个寄存器文件和两个
数据路径所示
图3-2.
这两个通用寄存器文件（A和B）每个包含
3232-bit登记册登记的64总计.在通用寄存器可用于数据或可
数据地址指针.支持的数据类型包括包装8-bit数据，数据压缩16-bit，32-bit
数据，40-bit数据和64-bit数据.值大于32bits,如40-bit-long或64-bit-long值
存储在寄存器对，随着放置在更寄存器数据32LSBs，其余8或
32MSBs在未来上寄存器（总是奇数寄存器）.
八（.M1,.L1,.D1,.S1,.M2,.L2,.D2,和.S2）功能单位是每个有能力执行一
每个时钟周期的指令.该.M职能单位执行所有乘法运算.单位的.S和.L
执行算术，逻辑一般设置和分支功能.该.D单位主要负荷数据
从内存到内存寄存器文件寄存器文件和存储结果.
EachC674x.M单位可以执行下列其中一个每个时钟周期：
一32x32位相乘，一16x
32位相乘，二16x16位乘法，两个16x32位乘法，两个16x16位乘法和
加/减功能，四8x8位乘法，四8x8位乘法与添加操作，四
16x16乘与加/减功能（包括复杂的乘法）.也有支持
伽罗瓦的8-bit和32-bit数据域乘法.许多通信和算法，如FFTs
调制解调器需要复杂的乘法.复杂的乘法（CMPY）需要输入指令16-bit
并产生一种32-bit真实与虚构32-bit输出.也有复杂的乘法与四舍五入
能力，产生一个32-bit包装输出，包含16-bit真实和16-bit虚值.该
32x32位乘法指令扩展精度提供了高精确度的算法必要的
一个符号和无符号32-bit各种数据类型.
该.L或（算术逻辑单元）结合的能力，现在做并行加法/减法操作上
对常见的输入.此指令的版本存在上班32-bit数据或对数据的16-bit
执行双16-bit添加和并行减去.也有饱和这些指令形式.
增强了核心的C674x于前几个.S内核的ways.单位，双16-bitMIN2和MAX2
比较是只在.L单位.在C674x核心它们也可用在.S单位
这增加了算法的性能做搜索和排序.最后，为了提高数据
包装和拆包吞吐量，.S单元可以持续的高性能的四8-bit/16-bit
和双16-bit指示.解压说明准备平行8-bit行动16-bit数据.包
并行指令返回结果输出精度，包括饱和的支持.
其他新功能包括：
SPLOOP
-中的一个小的CPUaids指令流水线的软件创建循环缓冲区在
一个循环的多次迭代的并行执行.该SPLOOP缓冲降低了代码尺寸
与软件流水.此外，在SPLOOP缓冲区循环是完全中断.
紧凑型说明
-为C6000设备的原生指令长度是32bits.许多常见的
如MPY,与，或，添加和SUB指令可以表示为16bits如果C674x
编译器可以限制代码以使用在寄存器文件的特定寄存器.这种压缩是
执行的代码生成工具.
指令集增强
-如上所述，有新的指令，如32-bit
乘法运算，复数乘法，包装，分拣，位操作，并32-bit伽罗瓦场
乘法.
异常处理
-旨在帮助bugs.孤立的C674xCPU程序员能够
异常检测和响应，无论是从国内检测来源（如非法操作码）和
从系统事件（如看门狗时间到期）.
特权
-定义用户和业务主管模式，让作业系统提供一个
基层敏感资源的保护.本地内存被划分成多个页面，每个
读，写和执行权限
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