OMAPL138Word文档下载推荐.docx

1、精密/ 32-Bit）和DP （IEEE双精密/ 64-Bit）浮点最多支持四个SP的每添置时钟，每DP 2添置四时钟最多支持两个浮动值（SP或DP）倒数逼近（RCPxP）和平方根倒数近似 （RSQRxP）运营每个周期两个乘法功能单位混合浮点精度IEEE多点支撑高达： 2 SP的x SP的SP的每个时钟- 2 SP的x -每两个时钟SP的DP 2 SP的x DP每3个时钟- DP 2 DP x DP每4个时钟周期-不动点乘以支持两个32 x32-Bit相乘，四16 x 16-Bit相乘，或八8 x 8-Bit相乘每时钟周期的，复杂的倍数指令包装减少了代码尺寸所有条件指令循环硬件支持的模操作保护

2、模式运行支持异常错误检测和程序重定向软件支持德州仪器DSP/BIOS芯片支持库和DSP图书馆128K-Byte内存共享内存1.8V或3.3V的LVCMOS IOs（除USB和DDR2接口）两个外部存储器接口： EMIFA界面或非（8-/16-Bit-Wide数据）NAND （8-/16-Bit-Wide数据）16-Bit SDRAM的地址与128 MB空间 DDR2 /移动DDR内存控制器16-Bit随着DDR2 512 MB的SDRAM地址空间或16-Bit随着mDDR 256 MB的SDRAM地址空间三个可配置16550类型UART模块：带有调制解调器控制信号 16-byte FIFO 1

3、6x或13x过采样方案LCD控制器两个串行外设接口（SPI）每具有多个片选两个多媒体卡（MMC） /安全数字（SD）与安全数据卡接口的I / O（SDIO）接口两个主/从内部集成电路（I2CBus）一个主机端口（HPI） Interface 16-Bit-Wide复用地址/数据总线高带宽USB 1.1 OHCI（主机）和集成PHY（USB1）USB随着综合2.0 OTG PHY （USB0）港口 USB 2.0 High- /全速客户 USB 2.0 High- / Full- /低速主机终点0（管制）终点1,2,3,4（控制，批量，中断或ISOC） Rx和Tx一个多通道音频串行端口：发送/接

4、收时钟高达50 MHz两个时钟区域和16 Pins串行数据支持TDM, I2S,和类似格式秩能够 FIFO用于接收和发送缓冲区两个多通道缓冲串行端口： AC97音频编解码器接口电信接口（ST段总线，H100） 128-channel TDM10/100 Mb / s以太网的MAC （EMAC）: IEEE 802.3标准 MII媒体独立接口 RMII简化媒体独立接口管理数据I / O模块（MDIO）视频端口接口（VPIF）:两个8-bit SD （BT.656）,或单16-bit单视频采集原料（8-/10-/12-bit）频道两个8-bit SD （BT.656）,单16-bit视频显示通道通

5、用并行端口（uPP）:高速并行接口FPGA和数据转换器数据对两个通道，每个通道宽度为8-到16-bit包容单数据传输速率或双数据速率转移支持多接口与START，ENABLE和wait控制串行ATA （SATA）控制器：支持SATA I （1.5 Gbps）和SATA II（3.0 Gbps）支持所有SATA电源管理特点硬件辅助本地命令排队（NCQ）条目最多32支持端口倍增器和基于命令的开关实时时钟32 kHz振荡器和独立电源导轨三64-Bit通用定时器（作为两个32-Bit定时器配置）一64-Bit通用定时器（观看狗）两个增强型脉宽调制器（eHRPWM）：专用16-Bit时基计数器周期和频率控

6、制 6单边，6偶棱边对称或3非对称双输出的边缘死区产生 PWM经高频斩波载波旅游区输入三32-Bit增强型捕捉模块（eCAP）:作为3捕捉输入或3配置辅助脉冲宽度调制（APWM）输出多达四个单镜头捕捉事件时间标记361-Ball Pb-Free塑料球栅阵列（PBGA） ZCE后缀，0.65-mm球间距（PBGA） ZWT后缀，0.80-mm球间距商业或扩展温度1.3描述该器件是一种低功率应用处理器上ARM926EJ-S和C674x DSP核心为基础.这提供了比对TMS320C6000 DSPs.平台上的其他成员显着降低功耗该设备使OEMs和ODMs迅速向市场推出具有强大的经营设备系统支持，丰富

7、的用户界面，高处理性能寿命通过最大灵活的完全集成的混合处理器解决方案.该装置的双核架构提供了两个DSP和精简指令集的好处计算机（RISC）技术，集成了高性能TMS320C674x DSP核心和一ARM926EJ-S核心.该ARM926EJ-S是32-bit RISC处理器核心执行32-bit或16-bit指示流程32-bit, 16-bit,或8-bit数据.核心uses流水线，使处理器的所有部件和内存系统可以连续工作制.ARM内核有一个协处理器15 （CP15）,保护模块，数据和程序存储器管理单位（MMUs）与查表预留缓冲区.它有独立的指令和16K-byte16K-byte数据高速缓存.两者

8、都是四路虚拟与虚拟索引标签关联（VIVT）. ARM内核也有一个8KB内存（矢量表）和64KB ROM.该DSP两级缓存的架构设备uses核心.该级别1程序缓存（L1P）是32KB直接映射的缓存和数据缓存1水平（L1D）是32KB 2-way组相联高速缓存.该级别2程序缓存（L2P）一个256KB内存空间，包括在方案和共享数据空间. L2也有一个引导1024KB ROM.内存可以为映射内存，缓存配置L2，两个或组合.虽然DSP L2由ARM和访问系统中的其他主机，一额外128KB内存共享内存是供其他主机可使用不影响DSP性能.外设集包括：一10/100 Mb / S的一个管理数据输入以太网的M

9、AC （EMAC） /输出（MDIO）模块;一USB2.0 OTG接口;一USB1.1 OHCI接口，两个内部集成电路（I2C）总线接口，一个多通道音频串行端口16串行FIFO缓冲区（McASP）;二多通道缓冲串行端口（McBSP的）与FIFO缓冲器;二SPI多个芯片接口选择;四64-bit通用定时器每个配置（一配置为看门狗）;一配置16-bit主机接口（HPI） ;高达9的16通用输入/输出pins银行（GPIO）可编程中断/事件生成与其他外设复用模式;三UART接口（与 RTS和CTS）;二每种增强高解析度脉冲宽度调制器（eHRPWM）外设; 3 32-bit增强（eCAP）捕获外设模块可

10、配置作为3捕捉输入或3辅助脉宽调制（APWM）产出; 2外部存储器接口：异步和SDRAM外部存储器接口速度较慢的记忆或（EMIFA界面）外设和更高的速度DDR2 /移动DDR控制器.以太网媒体访问控制器（EMAC）之间提供了一个有效的接口设备和网络.该EMAC支持10Base-T和100Base-TX,或10 Mbits /秒（Mbps）和100 Mbps无论在哪一种半双工或全双工模式.另外一个管理数据输入/输出接口（MDIO）可用于PHY配置.该EMAC支持MII和RMII接口.该SATA控制器提供高速接口，海量数据存储设备.控制器的SATA同时支持SATA I （1.5 Gbps）和SAT

11、A II （3.0 Gbps）.通用并行端口（uPP）提供高速数据转换器接口种类很多，FPGA或其它并行设备.该UPP支持在8-宽度上可编程数据16-bits每两个通道.单日的汇率和双倍数据率传输的支持以及启动，ENABLE和等待信号提供的数据转换器的各种控制.一个视频端口接口（VPIF）是包括提供一个灵活的视频输入/输出端口丰富的外设集提供了能够控制外围设备和沟通外部处理器.对每一个细节的外设，请相关部门在本文件稍后以及相关的外设参考指南.该装置有一个ARM和DSP.一套完整的开发工具，其中包括C编译器，DSP 汇编优化程序，简化规划和调度，和Windows 调试器接口为了深入源代码执行的知

12、名度3.3设备兼容性该ARM926EJ-S RISC CPU与其他ARM9 CPUs从ARM控股plc.兼容该C674x DSP核心是代码与C6000 DSP平台兼容，并支持这两种功能在C64x+和C67x+ DSP家庭.3.4的ARM子系统ARM的子系统包括以下功能：ARM926EJ-S RISC处理器ARMv5TEJ （32/16-bit）指令集小尾数系统控制协处理器15 （CP15）MMU16KB指令缓存16KB数据缓存写缓冲器嵌入式跟踪模块和嵌入式跟踪缓冲区（ETM/ETB）ARM的中断控制器3.4.1ARM926EJ-S RISC CPUARM的子系统集成的ARM926EJ-S处理器

13、.该ARM926EJ-S处理器是会员ARM9 系列通用微处理器.该处理器是针对多任务应用程序在完整的记忆体管理，高性能，低电路小片尺寸，低功耗都是重要的.该ARM926EJ-S处理器支持ARM和32-bit 16位Thumb指令sets,使用户能够取舍之间的高性能和高代码密度.具体来说，ARM926EJ-S处理器支持ARMv5TEJ指令集，其中包括对Java字节代码执行效率的特点，提供Java性能相近的时（JIT） Java解释以获得公正，但没有相关的代码开销.该ARM926EJ-S处理器支持ARM调试架构，包括逻辑，以协助双方硬件和软件调试.该ARM926EJ-S处理器有一个哈佛架构，并提供

14、一完整的高性能子系统，包括：ARM926EJ -S整数核心CP15系统控制协处理器存储器管理单元（MMU）独立指令和数据高速缓存独立指令和数据（内部RAM）接口独立指令和数据接口AHB 总线有关ARM9,更完整的细节请参考ARM926EJ-S技术参考手册，可3.4.2CP15该系统控制协处理器ARM926EJ-S （CP15）是用来配置和控制指令和数据缓存，存储器管理单元（MMU）,和其他ARM子系统功能.寄存器的CP15使用MRC的编程和MCR ARM指令，当在特权模式下，如ARM公司主管或系统模式.3.4.3一二级页表存储在主存储器单套用于控制地址转换，权限检查和内存区域的属性数据和指令访

15、问.该MMU uses一一个统一的翻译后备缓冲区（TLB）缓存在页表掌握的信息.该MMU特点是：标准的ARM架构v4和v5 MMU映射的大小，域和访问保护方案.测绘尺寸是： 1MB（段） 64KB（大页） 4KB（小页） 1KB（小页）大页面和小网页的访问权限可以单独指定每个季度该页面（子页面的权限）Hardware page table walks整个TLB,无效使用CP15 寄存器 8无效TLB项，由MVA,选择使用CP15 寄存器 8锁定的TLB项，使用CP15 寄存器 103.4.4高速缓存和写缓冲器该指令的高速缓存的大小是16KB,数据高速缓存16KB.此外，缓存有以下特点：虚拟索引

16、，虚拟标记，并采用修正的解决虚拟地址（MVA）4路组相联，与一个八个字缓存行，每行，每行（32-bytes长度），并与两脏bits在DcacheDcache支持直写和回写（或复制回）缓存的操作，按内存选择地区使用在C转换表的B和bits MMU关键单词的第一个缓存加气站缓存锁定寄存器使控制哪些缓存ways是分配用于行填充，同时提供一个锁定机制，控制缓存腐败Dcache存储物理地址TAG（每年TAG）的对应每个条目在标记Dcache内存高速缓存行期间写的挫折，除了在存储到虚拟地址标签的使用标签RAM.这意味着MMU不Dcache写回行动的，删除可能错过的TLB相关的回写地址.缓存失效维修业务提供

17、高效的，整个Dcache或Icache，地区在Dcache或Icache，和虚拟内存区域.写缓冲区用于所有写入noncachable bufferable地区，写，写通过区域门柱回写的地区.一个单独的缓冲区纳入Dcache举行写回高速缓存行驱逐或脏缓存行清洗.主要写缓冲区有16-word数据缓冲区和一四个地址的缓冲区.该Dcache回写数据字有八个项目和一个地址表项3.4.5先进的高性能总线 （AHB）ARM的子系统uses的AHB ARM926EJ-S端口连接到配置了ARM和总线外部存储器.仲裁者是聘请独立的仲裁获得了由D-AHB和I-AHB配置总线和总线外部存储器.3.4.6嵌入式跟踪宏单

18、元（ETM）和嵌入式跟踪缓冲区（ETB）为了支持实时跟踪，ARM926EJ-S处理器提供了一个接口，使一个连接嵌入式跟踪宏单元（ETM）.中ARM926ES-J OMAP-L138子系统还包括嵌入式跟踪缓冲区（ETB）.的ETM由两部分组成：跟踪端口提供了实时跟踪能力的ARM9.触发器触发设施提供资源，其中包括地址和数据比较器，计数器，和音序器.跟踪端口的OMAP-L138不固定了，是不是只能连接到嵌入式跟踪缓冲区.该ETB有4KB缓冲存储器. ETB启用调试工具是必需的读/捕获的解释跟踪数据3.4.7ARM存储器映射默认情况下，ARM已经获得最上和片外存储器领域，包括内部的DSP回忆，EMI

19、FA界面; DDR2,和额外128K字节片上共享SRAM.同样，几乎所有的片上外设的访问默认情况下，ARM的.见表3-3一个详细的顶级OMAP-L138内存映射，其中包括ARM存储器空间3.5 DSP子系统该DSP子系统包括以下功能：C674x DSP CPU32KB L1计划（L1P）32KB） /高速缓存（高达32KB L1资料（L1D）32KB） /高速缓存（高达256KB统一映射RAM /高速缓存（L2）1MB面膜可编程ROM3.5.1C674x DSP CPU描述中央处理单元的C674x （CPU）包括八个功能单元，两个寄存器文件和两个数据路径所示图3-2.这两个通用寄存器文件（A和

20、B）每个包含32 32-bit登记册登记的64总计.在通用寄存器可用于数据或可数据地址指针.支持的数据类型包括包装8-bit数据，数据压缩16-bit，32-bit数据，40-bit数据和64-bit数据.值大于32 bits,如40-bit-long或64-bit-long值存储在寄存器对，随着放置在更寄存器数据32 LSBs，其余8或32 MSBs在未来上寄存器（总是奇数寄存器）.八（.M1, .L1, .D1, .S1, .M2, .L2, .D2,和.S2）功能单位是每个有能力执行一每个时钟周期的指令.该.M职能单位执行所有乘法运算.单位的.S和.L执行算术，逻辑一般设置和分支功能.该

21、.D单位主要负荷数据从内存到内存寄存器文件寄存器文件和存储结果.Each C674x .M单位可以执行下列其中一个每个时钟周期：一32 x 32位相乘，一16 x32位相乘，二16 x 16位乘法，两个16 x 32位乘法，两个16 x 16位乘法和加/减功能，四8 x 8位乘法，四8 x 8位乘法与添加操作，四16 x 16乘与加/减功能（包括复杂的乘法）.也有支持伽罗瓦 的8-bit和32-bit数据域乘法.许多通信和算法，如FFTs调制解调器需要复杂的乘法.复杂的乘法（CMPY）需要输入指令16-bit并产生一种32-bit真实与虚构32-bit输出.也有复杂的乘法与四舍五入能力，产生一

22、个32-bit包装输出，包含16-bit真实和16-bit虚值.该32 x 32位乘法指令扩展精度提供了高精确度的算法必要的一个符号和无符号32-bit各种数据类型.该.L或（算术逻辑单元）结合的能力，现在做并行加法/减法操作上对常见的输入.此指令的版本存在上班32-bit数据或对数据的16-bit执行双16-bit添加和并行减去.也有饱和这些指令形式.增强了核心的C674x于前几个.S内核的ways.单位，双16-bit MIN2和MAX2比较是只在.L单位.在C674x核心它们也可用在.S单位这增加了算法的性能做搜索和排序.最后，为了提高数据包装和拆包吞吐量，.S单元可以持续的高性能的四8

23、-bit/16-bit和双16-bit指示.解压说明准备平行8-bit行动16-bit数据.包并行指令返回结果输出精度，包括饱和的支持.其他新功能包括：SPLOOP-中的一个小的CPU aids指令流水线的软件创建循环缓冲区在一个循环的多次迭代的并行执行.该SPLOOP缓冲降低了代码尺寸与软件流水.此外，在SPLOOP缓冲区循环是完全中断.紧凑型说明-为C6000设备的原生指令长度是32 bits.许多常见的如MPY,与，或，添加和SUB指令可以表示为16 bits如果C674x编译器可以限制代码以使用在寄存器文件的特定寄存器.这种压缩是执行的代码生成工具.指令集增强-如上所述，有新的指令，如32-bit乘法运算，复数乘法，包装，分拣，位操作，并32-bit伽罗瓦场乘法.异常处理-旨在帮助bugs.孤立的C674x CPU程序员能够异常检测和响应，无论是从国内检测来源（如非法操作码）和从系统事件（如看门狗时间到期）.特权-定义用户和业务主管模式，让作业系统提供一个基层敏感资源的保护.本地内存被划分成多个页面，每个读，写和执行权限