AD0809的工作原理Word文档格式.docx
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当EOC为高电平时，表明转换结束；
否则，表明正在进行A/D转换。
OE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。
OE＝1，输出转换得到的数据；
OE＝0，输出数据线呈高阻状态。
D7－D0为数字量输出线。
CLK为时钟输入信号线。
因ADC0809的内部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为500KHZ，
VREF（＋），VREF（－）为参考电压输入。
2．ADC0809应用说明
（1）．ADC0809内部带有输出锁存器，可以与AT89S51单片机直接相连。
（2）．初始化时，使ST和OE信号全为低电平。
（3）．送要转换的哪一通道的地址到A，B，C端口上。
（4）．在ST端给出一个至少有100ns宽的正脉冲信号。
（5）．是否转换完毕，我们根据EOC信号来判断。
（6）．当EOC变为高电平时，这时给OE为高电平，转换的数据就输出给单片机了。
3．实验任务
如下图所示，从ADC0809的通道IN3输入0－5V之间的模拟量，通过ADC0809转换成数字量在数码管上以十进制形成显示出来。
ADC0809的VREF接＋5V电压。
4．电路原理图
5.程序设计：
（1）．进行A/D转换时，采用查询EOC的标志信号来检测A/D转换是否完毕，若完毕则把数据通过P0端口读入，经过数据处理之后在数码管上显示。
（2）．进行A/D转换之前，要启动转换的方法：
ABC＝110选择第三通道
ST＝0，ST＝1，ST＝0产生启动转换的正脉冲信号.
（3）.关于0809的计算：
ad0809是根据逐位逼近的方法产生数据的。
。
参考电压为0-5V的话。
以0809八位255的转换精度每一位的电压值为（5-0）/255≈
设输入电压为X则：
X-27*>
=0则AD7=1否则AD7=0。
X-26*>
=0则AD6=1否则AD6=0。
X-20*>
=0则AD0=1否则AD0=0。
（27指2的7次方。
26-------20同理）
若参考电压为0-1V
（1-0）/255≈精度自然高了。
可测量范围小了。
1）汇编源程序：
CHEQU30H
DPCNTEQU31H
DPBUFEQU33H
GDATAEQU32H
STBIT
OEBIT
EOCBIT
ORG00H
LJMPSTART
ORG0BH
LJMPT0X
ORG30H
START:
MOVCH,#0BCH
MOVDPCNT,#00H
MOVR1,#DPCNT
MOVR7,#5
MOVA,#10
MOVR0,#DPBUF
LOP:
MOV@R0,A
INCR0
DJNZR7,LOP
MOV@R0,#00H
MOVTMOD,#01H
MOVTH0,#（65536-4000）/256
MOVTL0,#（65536-4000）MOD256
SETBTR0
SETBET0
SETBEA
WT:
CLRST
SETBST
CLRST
WAIT:
JNBEOC,WAIT
SETBOE
MOVGDATA,P0
CLROE
MOVA,GDATA
MOVB,#100
DIVAB
MOV33H,A
MOVA,B
MOVB,#10
MOV34H,A
MOV35H,B
SJMPWT
T0X:
NOP
MOVDPTR,#DPCD
MOVA,DPCNT
ADDA,#DPBUF
MOVR0,A
MOVA,@R0
MOVCA,@A+DPTR
MOVP1,A
MOVDPTR,#DPBT
MOVP2,A
INCDPCNT
CJNEA,#8,NEXT
NEXT:
RETI
DPCD:
DB3FH,06H,5BH,4FH,66H
DB6DH,7DH,07H,7FH,6FH,00H
DPBT:
DB0FEH,0FDH,0FBH,0F7H
DB0EFH,0DFH,0BFH,07FH
END
2）C语言源程序
#include
unsignedcharcodedispbitcode[]={0xfe,0xfd,0xfb,0xf7,
0xef,0xdf,0xbf,0x7f};
unsignedcharcodedispcode[]={0x3f,0x06,0x5b,0x4f,0x66,
0x6d,0x7d,0x07,0x7f,0x6f,0x00};
unsignedchardispbuf[8]={10,10,10,10,10,0,0,0};
unsignedchardispcount;
sbitST="
P3"
^0;
sbitOE="
^1;
sbitEOC="
^2;
unsignedcharchannel="
0xbc"
;
//IN3
unsignedchargetdata;
voidmain（void）
{
TMOD=0x01;
TH0=（65536-4000）/256;
TL0=（65536-4000）%256;
TR0=1;
ET0=1;
EA=1;
P3=channel;
while
（1）
ST=0;
ST=1;
while（EOC==0）;
OE=1;
getdata=P0;
OE=0;
dispbuf[2]=getdata/100;
getdata=getdata%10;
dispbuf[1]=getdata/10;
dispbuf[0]=getdata%10;
}
voidt0（void）interrupt1using0
P1=dispcode[dispbuf[dispcount]];
P2=dispbitcode[dispcount];
dispcount++;
if（dispcount==8）
dispcount=0;
3）FPGA实现的程序：
（verilog）
moduleAD0809（clk,//脉宽（至少100ns）
rst_n,
EOC,//约100us后EOC变为高电平转换结束
START,//启动信号，上升沿有效（至少100ns）
OE,//高电平打开三态缓冲器输出转换数据
ALE,//高电平有效，选择信道口
ADDA,//因为ADDB,ADDC都接地了，这里只有ADDA为变量
DATA,////转换数据
DATA_R）;
outputSTART,OE,ALE,ADDA;
inputEOC,clk,rst_n;
input[7:
0]DATA;
output[7:
0]DATA_R;
regSTART,OE,ALE,ADDA;
reg[7:
reg[4:
0]CS,NS;
parameterIDLE=5'
'
b00001,START_H=5'
b00010,START_L=5'
b00100,
CHECK_END=5'
b01000,GET_DATA=5'
b10000;
always@（*）
case（CS）
IDLE:
NS=START_H;
START_H:
NS=START_L;
START_L:
NS=CHECK_END;
CHECK_END:
if（EOC）
NS=GET_DATA;
else
GET_DATA:
NS=IDLE;
default:
endcase
always@（posedgeclk）
if（!
rst_n）
CS<
=IDLE;
else
=NS;
case（NS）
begin
OE<
=0;
START<
ALE<
ADDA<
=1;
end
//产生启动信号
//选择信道口IN0
//启动信号脉宽要足够长,在启动的时候ALE要一直有效
//高电平打开三态缓冲器输出转换数据
DATA_R<
=DATA;
//提取转换数据
end
endcase
endmodule
4）FPGA实现的程序：
（VHDL）
LIBRARYIEEE;
USE
ENTITYAD0809IS
PORT（D:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
CLK,EOC:
INSTD_LOGIC;
CLOCK:
INSTD_LOGIC;
ALE,START,OE,LOCK0:
OUTSTD_LOGIC;
DOUT:
OUTSTD_LOGIC_VECTOR（6DOWNTO0）;
SEL:
OUTSTD_LOGIC_VECTOR（2DOWNTO0））;
ENDAD0809;
ARCHITECTUREbehavOFAD0809IS
TYPEstatesIS（st0,st1,st2,st3,st4）;
SIGNALcurrent_state,next_state:
states:
=st0;
SIGNALREGL:
STD_LOGIC_VECTOR（7DOWNTO0）;
SIGNALLOCK:
STD_LOGIC;
SIGNALCNT1:
STD_LOGIC_VECTOR（0DOWNTO0）;
SIGNALA:
INTEGERRANGE0TO1;
SIGNALLOWDATA:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALHIGHDATA:
SIGNALLOWLED7S:
STD_LOGIC_VECTOR（6DOWNTO0）;
SIGNALHIGHLED7S:
BEGIN
LOCK0<
=LOCK;
PROCESS（REGL）
BEGIN
LOWDATA<
=REGL（3DOWNTO0）;
HIGHDATA<
=REGL（7DOWNTO4）;
CASELOWDATAIS
WHEN"
0000"
=>
LOWLED7S<
="
0111111"
0001"
0000110"
0010"
1011011"
0011"
1001111"
0100"
1100110"
0101"
1101101"
0110"
1111101"
0111"
0000111"
1000"
1111111"
1001"
1101111"
1010"
1110111"
1011"
1111100"
1100"
0111001"
1101"
1011110"
1110"
1111001"
1111"
1110001"
WHENOTHERS=>
Null;
ENDCASE;
CASEHIGHDATAIS
HIGHLED7S<
ENDPROCESS;
PROCESS（CLOCK）
IFCLOCK'
EVENTANDCLOCK='
1'
THENCNT1<
=CNT1+1;
ENDIF;
PROCESS（CNT1）
CASECNT1IS
0"
SEL<
111"
A<
1"
110"
A<
NULL;
PROCESS（A）
CASEAIS
WHEN0=>
DOUT<
=LOWLED7S;
WHEN1=>
=HIGHLED7S;
COM:
PROCESS（current_state,EOC）
CASEcurrent_stateIS
WHENst0=>
ALE<
='
0'
START<
LOCK<
OE<
next_state<
=st1;
WHENst1=>
=st2;
WHENst2=>
IF（EOC='
）THENnext_state<
=st3;
ELSEnext_state<
WHENst3=>
=st4;
WHENst4=>
WHENOTHERS=>
ENDPROCESSCOM;
REG:
PROCESS（CLK）
IF（CLK'
EVENTANDCLK='
）THENcurrent_state<
=next_state;
ENDIF;
ENDPROCESSREG;
LATCH1:
PROCESS（LOCK）
IFLOCK='
ANDLOCK'
EVENTTHENREGL<
=D;
ENDPROCESSLATCH1;
ENDbehav;
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