时序逻辑电路练习题及答案Word格式文档下载.docx
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1
状态方程和输出方程，
图A6-1电路的逻辑功能：
是一个五进制计数器，计数顺序是从0到4循环。
[6.2]试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、画出电路的状态转换图。
A为输入逻辑变量。
1/20
D1
AQ2，
D2
AQ1Q2
Q1n
1AQ2n，
AQ1nQ2nA（Q2nQ1n）
Y
AQ1Q2
由状态方程可得状态转换表，如表6-2所示；
由状态转换表
AQ2nQ1n
Q2n1Q1n1Y
可得状态转换图，如图A6-2所示。
电路的逻辑功能是：
判断A是否连续输入四个和四个以上“1”
信号
，是则Y=1，否则Y=0。
表6-2
图A6-2
[6.3]试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
Q2Q3，K11；
J2Q1，K2Q1Q3；
Q1Q2，K3
Q2
Q2Q3·
Q1；
Q2n1Q1Q2+Q1Q3Q2；
Q1Q2Q3
Q2Q3
Y=
电路的状态转换图如图
A6-3所示，电路能够自启动。
[6.4]分析图P6-4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。
A为输入变量。
[6.5]
图P6-4
[解]
J1K11，代入到特性方程Q1J1Q1K1Q1，得：
Q1Q1；
J2K2AQ1，代入到特性方程Q2J2Q2K2Q2，得：
Q2AQ1Q2；
YAQ1Q2AQ1Q2AQ2Q1AQ2Q1
由状态方程可得其状态转换表，如表6-4所示，状态转换图如图A6-4所示。
表6-4
AQ2nQ1n
000
011
001
100
010
110
111
101
图A6-4
画出
其功能为：
当A=0时，电路作2位二进制加计数；
当A=1时，电路作2位二进制减计数。
[6.6]
分析图P6-5时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，电路的状态转换图，说明电路能否自启动。
[解]驱动方程：
J0K01，
Q0Q2Q3，
Q0Q3，K2
Q0Q1，
Q0Q1Q2，
K1Q0,
K3Q0
代入特性方程得状态方程：
Q0
J0Q0
K0Q0n
Q0n
Q1
J1Q1
K1Q1n
Q2nQ1nQ0nQ3nQ1nQ0n
Q1Q0
J2Q2
K2Q2n
nnnnnnQ3Q2Q0Q2Q1Q2
Q3n1
J3Q3
K3Q3n
Q3nQ2nQ1nQ0nQ3nQ0n
Q3Q2Q1Q
状态转换表如表6-5所示。
表6-5
nnnn
Q3Q2Q1Q0
Q
nnnn
3Q2Q1Q0
状态转换图如图A6-5所示。
图A6-5
由以上分析知，图P6-5所示电路为同步十进制减法计数器，能够自启动。
[6.7]试画出用2片74LS194组成8位双向移位寄存器的逻辑图。
[解]如图A6-6所示。
图A6-6
[6.8]在图P6-7电路中,若两个移位寄存器中的原始数据分别为A3A2A1A0=1001，
B3B2B1B0=0011，试问经过4个CP信号作用以后两个寄存器中的数据如何？
这个电路完成什么功能?
[解]两组移位寄存器，每来一个CP，各位数据均向右移一位。
全加器的和返送到A
寄存器的左端输入。
全加器的进位输出CO经一个CP的延迟反送到全加器的进位输入端CI。
在CP作用下，各点数据如表P6-7所示。
4个CP信号作用后，A3A2A1A0=1100，B3B2B1B0=0000，电路为四位串行加法器。
4个CP信号作用后，B寄存器清零，A寄存器数据为串行相加结果，而向高位的进位由CO给出。
表P6-7
CP
A3A2A1A0
B3B2B1B0
CI
SC0
1001
0011
01
0100
0001
2
0010
0000
10
3
4
1100
00
[6.9]分析图P6-8的计数器电路，说明这是多少进制的计数器。
十进制计数器74160
的功能表见表6-3-4。
图P6-8
[解]图P6-8电路为七进制计数器。
计数顺序是3－9循环。
[6.10]分析图P6-9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74LS161的功能表如表6-3-4所示。
图P6-9
[解]这是一个十进制计数器。
计数顺序是0－9循环。
[6.11]试用4位同步二进制计数器74LS161接成十三进制计数器，标出输入、输出端。
可以附加必要的门电路。
74LS161的功能表见表P6-10。
表P6-1074LS161、74LS160功能表
输入
输出
说明
RD
EP
ET
LD
D3D2D1D0
Q3Q2Q1Q0
高位在左
×
0000
强迫清除
↑
DCBA
置数在CP↑完成
保持
不影响OC输出
ET=0，OC=0
计数
注：
（1）只有当CP=1时，EP、ET才允许改变状态
（2）Oc为进位输出，平时为0，当Q3Q2Q1Q0=1111时，Oc=1
（74LS160是当Q3Q2Q1Q0=1001时，Oc=1）
[解]可用多种方法实现十三进制计数器，根据功能表，现给出两种典型用法，它们均为十三进制加法计数器。
如图A6-10（a）、（b）所示。
图A6-10
M=1和M=0时各为几进制。
74LS160的功能表同上
[6.12]试分析图P6-11的计数器在题。
图P6-11
A为1和0时电路各为几
[解]M=1时为六进制计数器，M=0时为八进制计数器。
[6.12]图P6-12电路是可变进制计数器。
试分析当控制变量
进制计数器。
74LS161的功能表见题6-10。
图P6-12
M=0时工作在五进制，M=1
[解]A=1时为十二进制计数器，A=0时为十进制计数器。
[6,13]设计一个可控制进制的计数器，当输入控制变量时工作在十五进制。
请标出计数输入端和进位输出端。
[解]见图A6-13。
图A6-13
画出电路的状态转换图，说明这是几进制计数
器，
[6.14]分析图P6-14给出的计数器电路，74LS290的功能表如表P6-14所示。
图P6-14
表P6-1474LS290功能表
输
入
出
R01
R02
S91
S92
计
数
将Q0与CP1连接,从CP0送CP为8421码；
将Q3与CP0连接,从CP1送CP为5421码
[解]图P6-14所示为七进制计数器。
状态转换图如图A6-14所示。
A6-14
[解]利用与上题同样的分析方法，可得74LS161
（1）和74LS161
（2）的状态转换图如图
A6-15（a）、（b）所示。
可见，74LS161
（1）为七进制计数器，且每当电路状态由1001~1111时，给74LS161
（2）一个计数脉冲。
74LS161
（2）为九进制计数器，计数状态由0111~1111循环。
整个电路为63进制计数器，分频比为1:
63。
图A6-15
74160组成的计数器，试分析这是多
[6.16]图P6-16电路是由两片同步十进制计数器
少进制的计数器，两片之间是几进制。
74160的功能表见题6-10。
图P6-16
[解]第
（1）片74160接成十进制计数器，第
（2）片74160接成了三进制计数器。
第
1）片到第
（2）片之间为十进制，两片中串联组成71~90的二十进制计数器。
[解]在出现LD0信号以前，两片74LS161均按十六进制计数。
即第
（1）片到第
（2）片之间为十六进制。
当第
（1）片计为2，第
（2）片计为5时产生LD0信号，总的进制为5×
16＋2＋1＝83。
故为八十三进制计数器。
计数范围0000000~1010010（83进）。
[6.18]用同步十进制计数芯片74160设计一个三百六十五进制的计数器。
要求各位间为十进制关系，允许附加必要的门电路。
74160的功能表见题6-10表P6-10（即与74LS161相同，仅进制不同，当Q3Q2Q1Q0=1001时，OC=1，其他情况OC=0）。
[解]可用多种方法实现，这里给出其中之一，如图A6-18所示。
图A6-18
当计数到364（即0011，0110，0100）时，LD0，再来CP脉冲时计数器全部置入“0。
”
[6.19]试用两片异步二~五~十进制计数器74LS90组成二十四进制计数器，74LS90的功能表与表P6-14相同。
[解]如图A6-19所示。
图A6-19
[6.20]图P6-20所示电路是用二-十进制优先编码器74LS147和同步十进制计数器
74160组成的可控分频器，试说明当输入控制信号A、B、C、D、E、F、G、H、I分别为低
电平时，由Y端输出的脉冲频率各为多少。
已知CP端输入脉冲的频率为10kHz。
优先编码器74LS147的功能表见表P6-20。
74160的功能表与题6-10中表P6-10相同。
图P6-20
表P6-2074LS147的功能表
I1
I2
I3
I4I
5I6I7
I8
I9
Y3Y2Y1Y0
11
01
[解]74160为同步置数,根据图P6-20，当74160的进位OC=1且再来CP时，
Q3n+1Q2n+1Q1n+1Q0n+1=Y3Y2Y1Y0
如A=0时，Y3Y2Y1Y0=0001，当OC=1，再来CP时，Q3n+1Q2n+1Q1n+1Q0n+1=0001（状态转换图如图A6-20所示），因此Y的频率fy是时钟CP频率fcp的1/9，用此方法分析可得表6-20。
接低电平的输入端
A
B
C
D
E
F
G
H
I
分频比（fY/fCP）
1/9
1/8
1/7
1/6
1/5
1/4
1/3
1/2
fY=kHz
1.11
1.25
1.43
1.67
2.5
3.33
5
[6.21]试用同步十进制可逆计数器74LS190和二一十进制优先编码器74LS147设计一个工作在减法计数状态的可控分频器。
要求在控制信号A、B、C、D、E、F、G、H分别
为1时分频比对应为1/2、1/3、1/4、1/5、1/6、1/7、1/8、1/9。
74LS190的逻辑图见教材中图6-3-25，它的功能表如6-3-5。
可以附加必要的门电路。
[解]可用CP0作为LD信号。
因为在CP上升沿使Q3Q2Q1Q00000以后，在这个CP的低电平期间，CP0将给出一个负脉冲。
但由于74LS190的LD信号是异步置数信号，所以0000状态在计数过程中是作为暂态出现的。
如果为提高置数的可靠性，并产生足够宽度的进位输出脉冲，可以增设由G1、G2
组成的触发器，由Q端给出与CP脉冲的低电平等宽的LD=0信号，并可由Q端给出进位输出脉冲。
由图A6-21（a）中74LS190减法计数器的状态转换图可知，若LD0时置入Q3Q2Q1Q0=0100，则得到四进制减法计数器，输出进位信号与CP频率之比为1/4。
又由
74LS147的功能表（见上题）可知，为使74LS147的输出反相后为0100，I4需接入低电平
图A6-21
信号，故I4应接输入信号C。
依次类推即可得到下表（表A6-21）：
表A6-21
（A）
（B）
I4
（C）
I5
（D）
I6
（E）
I7
（F）
（G）
（H）
于是得到如图A6-21（b）的电路图。
图P6-22
[解]YQ2Q3
Q1D1Q2Q3Q2Q3Q2Q3Q2Q3
Q2n1D2Q1,Q3n1D3Q2
状态转换图如图A6-22，这是一个五进制计数器，能够自启动。
[6.23]试利用同步4位二进制计数器74LS161和4线-16线译码器74LS154设计节拍脉冲发生器，要求从12个输出端顺序、循环地输出等宽的负脉冲。
74LS154的逻辑框图及说明见[题3-9]，74LS161的功能表见题6-10中表6-10。
用置数法将74LS161接成十二进制计数器（计数从0000~1011循环），并且把它的Q3、Q2、Q1、Q0对应接至74LS154的A3、A2、A1、A0，则74LS154的Y0~Y11可顺序产生低电
平。
Y0~Y11为拍脉冲发生器的输出端，如图A6-23所示。
图A6-23
[6.24]设计一个序列信号发生器电路，使之在一系列CP信号作用下能周期性地输出“0010110111”的序列信号。
[解]可以用十进制计数器和8选1数据选择器组成这个序列信号发生器电路。
若将十进制计数器74160的输出状态Q3Q2Q1Q0作为8选1数据选择器的输入，则可得到数据选择器的输出Z与输入Q3Q2Q1Q0之间关系的真值表。
Z
图A6-24（a）
若取用8选1数据选择器74LS251（见图A6-24（a）），则它的输出逻辑式可写为YD0（A2A1A0）D1（A2A1A0）D2（A2A1A0）D3（A2A1A0）D4（A2A1A0）D5（A2A1A0）D6（A2A1A0）D7（A2A1A0）由真值表写出Z的逻辑式，并化成与上式对应的形式，则得到ZQ3（Q2Q1Q0）Q3（Q2Q1Q0）Q3（Q2Q1Q0）0（Q2Q1Q0）
Q3（Q2Q1Q0）Q3（Q2Q1Q0）0（Q2Q1Q0）Q3（Q2Q1Q0）
令A2=Q2，A1=Q1，A0=Q0，D0=D1=Q3，D2=D4=Q5=Q7=Q3，D3=D6=0，则数据选择器的输出Y即所求之Z。
所得到的电路如图A6-24（a）所示。
[解法2]因为周期性输出信号为十节拍，所以可用五位扭环形计数器及门电路构成。
设输出为Y，则状态转换图如图A6-24（b）所示。
YQ5Q4Q3Q2Q1Q5Q4Q3Q2Q1Q5Q4Q3Q2Q1
Q5Q4Q3Q2Q1Q5Q4Q3Q2Q1Q5Q4Q3Q2Q1;
利用约束条件，用卡诺图（如图A6-24（c）所示）化简，得
[6.25]设计一个灯光控制逻辑电路。
要求红、绿、黄三种颜色的灯在时钟信号作用下按表P6-25规定的顺序转换状态。
表中的1表示“亮”，0表示“灭”。
要求电路能自启动，并尽可能采用中规模集成电路芯片。
表P6-25
CP顺序
红
黄
绿
6
7
[解]因为输出为八个状态循环，所以用74LS161的低三位作为八进制计数器。
若以R、Y、G分别表示红、黄、绿三个输出，则可得计数器输出状态Q2、Q1、Q0与R、Y、G
关系的真值表：
题6-25的真值表
Q2Q1Q0
RYG
选
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