半导体制造工艺流程Word格式文档下载.docx

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A在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）ECL（不掺金）（非饱和型）、TTL/DTL（饱和型）、STTL（饱和型）B在元器件间自然隔离I2L（饱和型）半导体制造工艺分类二MOSIC的基本制造工艺：

根据栅工艺分类A铝栅工艺B硅栅工艺其他分类1、（根据沟道）PMOS、NMOS、CMOS2、（根据负载元件）E/R、E/E、E/D半导体制造工艺分类三Bi-CMOS工艺：

A以CMOS工艺为基础P阱N阱B以双极型工艺为基础双极型集成电路和MOS集成电路优缺点半导体制造环境要求主要污染源：

微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属例子。

超净间：

洁净等级主要由微尘颗粒数/m3半导体元件制造过程前段（FrontEnd）制程-前工序晶圆处理制程（WaferFabrication；

简称WaferFab）典型的PN结隔离的掺金TTL电路工艺流程横向晶体管刨面图纵向晶体管刨面图NPN晶体管刨面图1.衬底选择10.cm111晶向,偏离2O5OP型Si晶圆（晶片）晶圆（晶片）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的多晶硅。

一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。

一支85公分长，重76.6公斤的8寸硅晶棒，约需2天半时间长成。

经研磨、抛光、切片后，即成半导体之原料晶圆片第一次光刻N+埋层扩散孔1。

减小集电极串联电阻2。

减小寄生PNP管的影响外延层淀积1。

VPE（Vaporousphaseepitaxy）气相外延生长硅SiCl4+H2Si+HCl2。

氧化TepiXjc+Xmc+TBL-up+tepi-ox第二次光刻P+隔离扩散孔在衬底上形成孤立的外延层岛,实现元件的隔离.第三次光刻P型基区扩散孔决定NPN管的基区扩散位置范围第四次光刻N+发射区扩散孔集电极和N型电阻的接触孔,以及外延层的反偏孔。

AlN-Si欧姆接触：

ND1019cm-3，第五次光刻引线接触孔第六次光刻金属化内连线：

反刻铝CMOS工艺集成电路CMOS集成电路工艺-以P阱硅栅CMOS为例1。

光刻I-阱区光刻，刻出阱区注入孔CMOS集成电路工艺-以P阱硅栅CMOS为例2。

阱区注入及推进，形成阱区CMOS集成电路工艺-以P阱硅栅CMOS为例3。

去除SiO2，长薄氧，长Si3N4CMOS集成电路工艺-以P阱硅栅CMOS为例4。

光II-有源区光刻CMOS集成电路工艺-以P阱硅栅CMOS为例5。

光III-N管场区光刻，N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。

CMOS集成电路工艺-以P阱硅栅CMOS为例6。

光III-N管场区光刻，刻出N管场区注入孔；

N管场区注入。

CMOS集成电路工艺-以P阱硅栅CMOS为例7。

光-p管场区光刻，p管场区注入，调节PMOS管的开启电压，生长多晶硅。

CMOS集成电路工艺-以P阱硅栅CMOS为例8。

光-多晶硅光刻，形成多晶硅栅及多晶硅电阻CMOS集成电路工艺-以P阱硅栅CMOS为例9。

光I-P+区光刻，P+区注入。

形成PMOS管的源、漏区及P+保护环。

CMOS集成电路工艺-以P阱硅栅CMOS为例10。

光-N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。

CMOS集成电路工艺-以P阱硅栅CMOS为例11。

长PSG（磷硅玻璃）。

CMOS集成电路工艺-以P阱硅栅CMOS为例12。

光刻-引线孔光刻。

CMOS集成电路工艺-以P阱硅栅CMOS为例13。

光刻-引线孔光刻（反刻AL）。

晶圓材料（Wafer）圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。

材料是矽，IC（IntegratedCircuit）厂用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。

但在整體固態晶體內，眾多小晶體的方向不相，則為复晶體（或多晶體）。

生成單晶體或多晶體与晶體生長時的溫度，速率与雜質都有關系。

一般清洗技术光学显影光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。

光学显影主要包含了感光胶涂布、烘烤、光罩对准、曝光和显影等程序。

曝光方式:

紫外线、X射线、电子束、极紫外蝕刻技術（EtchingTechnology）蝕刻技術（EtchingTechnology）是將材料使用化學反應物理撞擊作用而移除的技術。

可以分為:

濕蝕刻（wetetching）:

濕蝕刻所使用的是化學溶液，在經過化學反應之後達到蝕刻的目的.乾蝕刻（dryetching）:

乾蝕刻則是利用一种電漿蝕刻（plasmaetching）。

電漿蝕刻中蝕刻的作用，可能是電漿中离子撞擊晶片表面所產生的物理作用，或者是電漿中活性自由基（Radical）与晶片表面原子間的化學反應，甚至也可能是以上兩者的复合作用。

现在主要应用技术:

等离子体刻蚀常见湿法蚀刻技术CVD化學气相沉積是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。

CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。

化學气相沉積CVD化学气相沉积技术常用的CVD技術有：

（1）常壓化學气相沈積（APCVD）；

（2）低壓化學气相沈積（LPCVD）；

（3）電漿輔助化學气相沈積（PECVD）较为常见的CVD薄膜包括有：

二气化硅（通常直接称为氧化层）氮化硅多晶硅耐火金属与这类金属之其硅化物物理气相沈積（PVD）主要是一种物理制程而非化学制程。

此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。

PVD以真空、測射、离子化或离子束等方法使純金屬揮發，与碳化氫、氮气等气體作用，加熱至400600（約13小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等110m厚之微細粒狀薄膜，PVD可分為三种技術：

（1）蒸鍍（Evaporation）；

（2）分子束磊晶成長（MolecularBeamEpitaxy；

MBE）；

（3）濺鍍（Sputter）解离金属电浆（淘气鬼）物理气相沉积技术解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。

离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。

这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。

离子植入（IonImplant）离子植入技术可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性。

这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。

离子植入制程可对植入区内的掺质浓度加以精密控制。

基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子植入之深度则由离子束能量之大小来决定。

化学机械研磨技术化学机械研磨技术（化学机器磨光，CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。

在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。

在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。

影响CMP制程的变量包括有：

研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。

制程监控量测芯片内次微米电路之微距，以确保制程之正确性。

一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。

光罩检测（Retical检查）光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。

光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。

光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。

当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。

此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。

一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。

再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。

铜制程技术在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约30-40的芯片。

亦由于铜的抗电子迁移（电版移民）能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。

在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

半导体制造过程後段（BackEnd）-后工序构装（Packaging）：

IC構裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業應用上則以塑膠構裝為主。

以塑膠構裝中打線接合為例，其步驟依序為晶片切割（diesaw）、黏晶（diemount/diebond）、銲線（wirebond）、封膠（mold）、剪切/成形（trim/form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。

测试制程（InitialTestandFinalTest）1晶片切割（DieSaw）2黏晶（DieBond）黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）黏著固定。

黏晶完成後之導線架則經由傳輸設備送至彈匣（magazine）內，以送至下一製程進行銲線。

3銲線（WireBond）IC構裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（IntegratedCircuit；

簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。

最後整個積體電路的周圍會向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。

4封膠（Mold）封膠之主要目的為防止濕氣由外部侵入、以機械方式支持導線、內部產生熱量之去除及提供能夠手持之形體。

其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。

5剪切/成形（Trim/Form）剪切之目的為將導線架上構裝完成之晶粒獨立分開，並把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。

成形之目的則是將外引腳壓成各種預先設計好之形狀，以便於裝置於電路版上使用。

剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構所組成。

6印字（Mark）印字乃將字體印於構裝完的膠體之上，其目的在於註明商品之規格及製造者等資訊。

7檢驗（Inspection）晶片切割之目的為將前製程加工完成之晶圓上一顆顆之檢驗之目的為確定構裝完成之產品是否合於使用。

其中項目包括諸如：

外引腳之平整性、共面度、腳距、印字是否清晰及膠體是否有損傷等的外觀檢驗。

8封装制程处理的最后一道手续，通常还包含了打线的过程。

以金线连接芯片与导线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。

硅器件失效机理1氧化层失效：

针孔、热电子效应2层间分离：

AL-Si、Cu-Si合金与衬底热膨胀系数不匹配。

3金属互连及应力空洞4机械应力5电过应力/静电积累6LATCH-UP7离子污染典型的测试和检验过程1。

芯片测试（wafersort）2。

芯片目检（dievisual）3。

芯片粘贴测试（dieattach）4。

压焊强度测试（leadbondstrength）5。

稳定性烘焙（stabilizationbake）6。

温度循环测试（temperaturecycle）8。

离心测试（constantacceleration）9。

渗漏测试（leaktest）10。

高低温电测试11。

高温老化（burn-in）12。

老化后测试（post-burn-inelectricaltest）