电路综合设计实验设计实验2实验报告Word格式.docx
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DDS原理：
1DDS原理的背景
1973年，J.Tierney和C.M.Tader等人在《ADigitalFrequencySynthesizer》一文中首次提出了DDS的概念，但限于当时的技术条件，DDS并没有引起人们的足够重视。
上世纪90年代以来，随着数字集成电路和微电子技术的发展,DDS技术的优越性才日益体现出来。
2DDS的基本结构
DDS与大多数的数字信号处理技术一样，它的基础仍然是奈圭斯特采样定理。
奈圭斯特采样定理是任何模拟信号进行数字化处理的基础，它描述的是一个带限的模拟信号经抽样变成离散值后可不可以由这些离散值恢复原始模拟信号的问题。
奈圭斯特采样定理告诉我们，当抽样频率大于或者等于模拟信号最高频率的两倍时，可以由抽样得到的离散信号无失真地恢复出原始模拟信号。
只不过在DDS技术中，这个过程被颠倒过来了。
DDS不是对模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样值已经量化完成，如何通过某种方法把已经量化的数值重建原始信号的问题。
DDS电路一般由参考时钟、相位累加器、波形存储器、D/A转换器（DAC）和低通滤波器（LPF）组成。
其结构框图如下图所示：
其中，£
为参考时钟频率，K为频率控制字，N为相位累加器位数，A为波形存储器位数，D为波形存储器的数据位字长和D/A转换器位数。
DDS系统中的参考时钟通常由一个髙稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。
频率控制字（FrequencyControlWord,FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入累加值。
相位累加器由加法器和寄存器级联构成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。
在每一个时钟脉冲，相位累加器把频率字累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看岀，相位累加器的输出数据实质上是以为步长的线性递增序列（在相位累加器产生溢出以前），它反映了合成信号的相位信息。
相位累加器的输出与波形存储器的地址线相连，相当于对波形存储器进行查表，这样就可以把存储在波形存储器中的信号抽样值（二进制编码值）查出。
在系统时钟脉冲的作用下，相位累加器不停的累加，即不停的查表。
波形存储器的输出数据送到D/A转换器，D/A转换器将数字量形式的波形幅度值转换成所要求合
成频率的模拟量形式信号，从而将波形重新合成出来。
若波形存储器中存放的是正弦波幅度量化数据，那么D/A转换器的输出是近似正弦波的阶梯波，还需要后级的低通平滑滤波器进一步抑制不必要的杂波就可以得到频谱比较纯净的正弦波信号。
如下图所示为DDS各个部分的输出信号：
由于受到字长的限制，相位累加器累加到一定值后，就会产生一次累加溢出，这样波形存储器的地址就会循环一次，输出波形循环一周。
相位累加器的溢出频率即为合成信号的频率。
可见，频率控制字K越大，相位累加器产生溢出的速度越快，输出频率也就越髙。
故改变频率字（即相位增量），就可以改变相位累加器的溢出时间，在参考频
率不变的条件下就可以改变输出信号的频率。
3DDS原理
根据傅立叶变换定理，任何满足Dirichlet条件的周期信号都可以分解为一系列正弦或者余弦信号之和。
为了不失一般性，下面以正弦信号的产生为例来说明DDS的基本原理。
我们知道，正、余弦信号用可以用复数形式表示为：
cos（2^/Z）=Re（Exp（j27rft））式
（2-1）
sin（2〃）=Im（£
v%2劝））
（2-2）
上图描述了矢量斤绕原点沿正方向（逆时针）旋转时，其模值R与X轴夹角8（/）（相位角）及斤在y轴上的投影S三者之间的关系。
当R连续地绕原点旋转，S将取—R〜+R之间的任意值，&
⑴将以2兀为模取0〜2龙之间的任意值。
如果将S看作我们欲重构正弦信号的幅度值，则相位角&
（/）和S的关系为：
S=Rsin&
（/）。
现将相位数字化（采样、量化），将2兀量化成M等份，则相位量化的最小间隔为△&
=2/r/M,这样造成的结果是重构信号的幅度值S也相应离散化：
S=Rsin（«
•△&
）=/?
sin（—•n）n=1,2,…,M式
M
（2-3）
由式（2-3）可以看出，S只能取与相位对应的幅度值。
如上图所示，设此时斤不是绕原点连续旋转，而是在系统时钟拆的控制下以相位增量进行阶跃式旋转（上图中厶a=很容易可以看出来，在相位周期变化的同时，输出信号的幅度S也在周期重复着，因此，重构信号的周期在幅度中也就体现出来了。
为了进一步探讨相位增量对输出信号频率的影响，我们分别以相位增量为；
r/4和；
r/8重构信号幅度，分别如下图1和2所示。
在此，我们假设相位累加是在相同的系统时钟£
的进行的，即对于不同的相位增量，£
是固定不变的，这是理解相位增量和重构信号频率关系的基础。
图1相位增量为丹4时相位幅度的映射关系
对比图1和图2,我们很容易发现，当相位增量减少为原来的二分之一时，输出信号的采样值密集度就成了原来的两倍，那么R旋转一周的时间自然也增大为原来的两倍，即To=2ToO周期T与频率/成倒数关系，由此可得两种情况下输出重构信号的频率关系：
/,=2<
如
图3所示。
图3相位增量不同对重构信号频率的影响（仿真）
分析到这里，我们可以得出结论，在DDS系统中，在参考时钟£
•固定不变的前提下，通过改变相位增量的值，就可以得到不同频率的重构信号。
我们假设有一个频率为/的正弦信号S（/）：
S（r）=sin（2;
r/?
）式
（2-4）
现以釆样频率对该信号进行抽样，得到离散序列为：
S（nTc）=sin（2^f-nTc）式
（2-5）
其中T（=\/fc为采样周期。
习惯上将式（2-5）写成式（2-6）的形式：
S（”）=sin（2/r/‘•”刀.）n=0,1,2,--式（2-6）
式（2-6）对应的相位序列为：
（/>
（n）=2^f-nTczz=0,1,2,...式（2~7）
该序列的显著特性是线性，即相邻样值之间的相位增量是一常数，且仅与信号频率/有关，当式（2-7）中的"
取1时得到量化相位增量为：
△0=2/7；
（2-8）
倘若我们将2龙相位均匀量化M等份，人为构造一个相位值
式
（2-9）
并且使得那么就可以得到如下关系:
（2-10）
根据以上原理，如果我们用变量K构造一个量化序列:
0（”）=nK
然后完成0（〃）到另一个序列S"
）的映射，即由（p（n）构造序列:
S（n）=sin—（p（n）=sin（—nA^）
M丿M
将式（2-10）代入式（2-12）可得：
S（n）=sin（2疋Q.n）
（2-13）
对比式（2-6）跟式（2-13）,我们不难发现，S&
）其实就是信号S（r）经过采样频率厶抽样后的离散时间序列。
在满足奈圭斯特采样定律的的条件下，即：
£
=£
1
Mfc~2
（2-14）
S"
）可以经过D/A转换和低通平滑滤波唯一地恢复出S⑴。
可见，通过上述变换，变量K将唯一地确定一个单频模拟正弦信
号S⑴:
S（gin（2诒〃）
式（2-15）
该信号的频率为:
式（2-16）
式（2-16）就是DDS的基本方程，是利用DDS进行频率合成的立足点。
在实际的DDS应用中，一般取N为正整数，于是DDS的基本方程可写成：
L=^fcK=1,2,...,2Z式
（2-17）
由式（2-17）可以看出，当K=1时，DDS系统输出信号频率尤最小,
而这个最小频率同时也是DDS系统的频率分辨率:
min
（2-18）
对于DDS系统从波形存储器中读数据的过程，我们可以将其看作是对波形存储器中的波形数据再次釆样的过程，也就是说，DDS系统查表的过程就是从波形存储器中二次采样过程，一个周期内查表的点数即为采样的点数。
DDS系统要恢复出原始波形，其在一个周期内至少要取样两点，这是受我们一直都在强调的奈圭斯特采样定理的限制。
那么DDS系统在理论上能输出的最大频率是：
fomax=£
式
（2-19）
经过以上的分析，我们得出以下几点结论：
（1）DDS系统的输出频率£
只与频率控制字K、系统时钟频率£
、相位累加器位数N有关。
在系统时钟频率£
和相位累加器位数固定时，通过改变频率控制字K的值，就可以方便地改变输出信号的频率。
（2）DDS系统的频率分辨率只与系统的系统时钟频率/；
和相位累加器位数N有关。
想要提高系统的分辨率，可以增加相位累加器位数或者是降低系统时钟频率。
（3）DDS理论上最大输出频率不会超过系统时钟频率£
的二分之一，但在实际应用中，由于DDS系统中的低通滤波器非理想特性，由通带到阻带之间存在着一个过渡带，工程中DDS最髙输出频率只取到
40%£
左右。
④DDS技术特点
（1）DDS技术可以用于产生任意波形
基于前面对DDS系统的基本结构分析，很容易理解，只要改变存储在波形存储器中的波形数据，就可以改变输出波形。
所以对于任何周期性波形，只要满足采样定理，都可以利用DDS技术来实现。
（2）DDS系统具有很高的频率分辨率
DDS系统输出频率的分辨率和频点数随相位累加器的位数成指数增长，由式（2-21）可知，在系统时钟频率不变的情况下，只要增大相位累加器的位数N,就可以得到几乎是任意小的频率分辨率，可以满足精细频率控制的要求。
DDS如此精细的频率分辨率，使其输出频率已十分逼近连续变化。
（3）输出频率切换速度快且相位保持连续
与锁相频率合成相比，由于DDS系统是一个开环系统，所以当一个新的频率控制字送到时，它会迅速合成这个新的频率，实际的频率切换时间可以达ns级。
同时，频率切换时，DDS系统的输出波形的相位是连续的。
DDS系统的频率字改变时，输出波形的变化过程可以用图
图4频率控制字改变时累加器的输出值和输出波形的变化（仿真）
在波形输出到P点时，频率字发生了改变（变小），相位累加器的累加值即相位步进变小，其输出值斜率也变小，系统的输出波形的频率也在同时刻变小。
DDS系统在频率字发生改变后的一个时钟周期，其输出频率就可以就转换到了新的频率上，也即在频率字的值改变以后，累加器在经过一个时钟周期后就按照新的频率字进行累加，开始合成新的频率。
所以我们可以认为DDS的频率切换是在一个系统时钟周期内完成的，系统时钟频率越高，切换速度越快。
另外，从前面对DDS技术原理的分析可知，要改变输出频率，实际上改变的是频率字，也就是相位增量。
当频率字的值从&
改变为心之后，相位累加器是在已有的累积相位上，再对心进行累加，相位函数曲线是连续的。
从图2.12也可以看出，只是在频率字改变的瞬间相位函数曲线的斜率发生了突变，相位值并没有发生跳跃，因此DDS能够在频率切换的过程中保持相位连续，输出波形能够平滑地从一个频率过渡到另外一个频率。
由于DDS釆用数字化技术，最终合成信号是经过D/A转换得到的，所以不可避免的存在着以下缺点：
（1）DDS在工程中的最高输出频率一般只能达到系统时钟频率的40%,要想获得较高的频率，就必须提高系统时钟频率，也就是说DDS的相位累加器、波形存储器和D/A转换器都将工作在较髙的时钟频率下，它的实现依赖于髙速数字电路和高速D/A转换器。
这也是DDS系统在早期没有受到重视，而直到最近几年才迅速发展的原因。
（2）DDS系统采用数字合成技术，先离散信号再变换成模拟信号输出，这其中导致了各种误差，尤其是相位截断误差，因此各种杂波是不可避免的。
为了具有较髙的输出频率，DDS系统的参考时钟频率一般都比较髙，根据式（2-18）,在较髙的时钟频率下，要想获得较髙的频率分辨率，只有通过增加相位累加器的位数N,故一般N的取值都较大。
如果相位累加器的所有输出都用来作为波形存储器的寻址地址，那么存储器的容量会大得惊人。
例如，如果32位累加器的所有位都用来作为存储器的地址，那么需要4G个存储单元，而如果换成48位的累加器，那么就需要256T（1T二1024G）个存储单元，这样的设计显然是没有办法接受的。
因此存储器的地址线位数A—般都小于N。
这样存储器的地址线就只能接到相位累加器的输出的髙A位上，而低W-A位则要舍弃，也就产生了相位截断误差，表现在输出频谱上就是杂散分量。
3.电路与程序设计：
针脚连接方式
程序设计的顶层设计代码如下：
详细代码请查看附件的工程文件
LIBRARYIEEE；
USEIEEE.STD_L0GIC_1164.ALL；
USEIEEE.STD_L0GICUNSIGNED.ALL；
―顶层
ENTITYmyddsIS
设计
PORT（
CLK:
INSTD_L（）GIC；
FWORD:
INSTD_LOGIC_VECTOR（4DOWNTO0）；
MODE:
INSTD_LOGIC_VECTOR（1DOWNTO0）；
FOUT:
OUTSTD_L0GIC_VECT0R（7DOWNTO0））；
ENDmydds；
ARCHITECTUREbehavOFmyddsIS
COMPONENTREG8B—load'
eventandload=1—dout<
=
din；
LOAD:
INSTD_LOGIC；
DIN:
INSTD_L0GIC_VECT0R（12DOWNTO0）；
DOUT:
OUTSTD_L0GIC_VECT0R（12DOWNTO0））；
ENDCOMPONENT；
COMPONENTADDER8B
A:
INSTD_LOGIC_VECTOR（5DOWNTO0）；
B:
S:
COMPONENTlpm_rom8
address:
INSTD_LOGIC_VECTOR（12DOWNTO0）；
inclock:
INSTD_LOGIC；
q:
COMPONENTlpm_romsq
COMPONENTIpm—romsj
INSTD—L0GIC—VECT0R（12DOWNTO0）；
inclock:
INSTD—LOGIC；
q
ENDCOMPONENT;
COMPONENTproceo?
OUTSTDILOGICIVECTOR（7DOWNTO0））；
k—ink—OUL
COMPONENTmodechoose
daLasin-
daLa—s£
INSTD—L0GIC—VECT（）R（4DOWNTO0）；
OUTSTDILOGICIVECTOR（5DOWNTO0））；
in
INSTD——L（）GIC—VECTOR（1DOWNTO0）；
SLd—logic—vector（7downto0）；
SLd—logic—vecLor（7downLo0）；
1、1沽凹nJ田新的
data_out
:
OUTSTD_L0GIC_VECT0R（7DOWNTO0））；
SIGNALF8B:
STD__LOGIC_VECTOR（4DOWNTO0）；
SIGNALF8B_out:
STD_LOGIC_VECTOR（5DOWNTO0）；
SIGNALA8B:
STD_LOGIC_VECTOR（12DOWNTO0）；
SIGNALB8B:
STD„LOGIC_VECTOR（12DOWNTO0）；
SIGNALC8B:
STD„LOGIC_VECTOR（12DOWNTO0）；
SIGNALwire_sin:
STD_LOGIC_VECTOR（7DOWNTO0）；
SIGNALwire_sq:
SIGNALwire_sj:
一一signalmodeal1:
std_logic_vector（1downto0）；
BEGIN
F8BUFW0RD；
U0:
proceofkportmap（k_in=>
F8B,k_out=>
F8B_out）；
U1:
ADDER8BPORTMAP（A=>
F8B_out,B=>
B8B,S二〉A8B）；
U2:
REG8BPORTMAP（D0UT=>
B8B,DIN=>
A8B,LOAD=>
CLK）；
U3:
REG8BPORTMAP（DOUT二>
C8B,DIN二〉B8B,L（）AD=>
q=>
wire_sin,inclock=>
U5:
lpm_R0MsqPORTMAP（address=>
C8B（12downto0）,q=>
wire_sq,inclock=>
U6:
lpm_R0MsjPORTMAP（address=>
wire_sj,inclock=>
U7:
modechoosePORTMAP
（mode_in=>
mode,data_sin二>
wire_sin,data_sq=>
wire_sq,data_sj=>
wire_sj,data_out=>
FOUT）；
ENDbehav；
4.测试方案与测试结果
要求：
（1）实现方波，正弦波，三角波输出。
（2）通过按键进行频率控制
（3）频率范围为lOKHz〜300KHZ。
（因实验仪器达不到精度因此下调了范围指标）
（4）频率可以设置，最小设置单位为lOkHzo（因实验仪器达不到精度因此下调了指标）
（5）可以进行点频测量，幅频测量误差的绝对值W0.5dB,相频测量误差的绝对值W5%。
首先是用QuartusII13.0软件编译源程序，分配管脚，定义时钟、复位、选择波形、八位数据、DA时钟管脚。
编译生成.sof文件通过
JTAG接口下载到FPGA板子上，连接DA模块和示波器。
分别按键选择不同的波形，调试程序。
其次，通过锁相环改动波形频率，编译下载程序。
对不同频率的波形，进行调试。
最后，编译生成.sof文件，转换成.jic文件通过JTAG接口固化到FPGA芯片里。
测试：
给DE0板供给5V的直流电压，使其能够正常工作。
然后分别按下相应的按钮使其分别输出三角波，sin波和方波。
若三个波形能够正常输出且不产生严重的失真，则我们认为该函数信号发生器满足第一条指标，是合格的。
其次，按动DE0板上对应控制频率的按钮，观察示波器上的波形参数，如果每按动一次按钮，输出波形的频率都会发生改变，且每次改变都为10KHZ,而且输出波形的频率范围为10KHZ-300KHZ,则我们认为该函数信号发生器满足这三条指标，是合格的。
最后，我们要该函数信号发生器进行点频测量。
对于10KHZ-300KHZ范围内的每个频率点，我们都要对其进行测量。
首先确定该函数信号发生器在某一频率点上的标准频率£
0,然后用示波器测得该点的实际频率fl,那么该点幅频测量误差=fO-flfOlOO%,经过换算得到以dB为单位的数值。
同理可得相频测量的误差。
如果测得幅频
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