0910春季学期期末考试A卷Word下载.docx
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C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
2、综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
在下面对综合的描述中，_________是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合是纯软件的转换过程，与器件硬件结构无关；
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
3、CPLD的可编程是主要基于什么结构：
____________。
A.查找表（LUT）；
B.ROM可编程；
C.PAL可编程；
D.与或阵列可编程；
4、核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：
___________。
A.硬IP；
B.固IP；
C.软IP；
D.都不是；
5、流水线设计是一种优化方式，下列哪一项对资源共享描述正确___________。
A.面积优化方法，不会有速度优化效果
B.速度优化方法，不会有面积优化效果
C.面积优化方法，可能会有速度优化效果
D.速度优化方法，可能会有面积优化效果
6、在VHDL语言中，下列对时钟边沿检测描述中，错误的是________。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
7、状态机编码方式中，其中_________占用触发器较多，但其实现比较适合FPGA的应用
A.状态位直接输出型编码
B.顺序编码
C.一位热码编码
D.以上都不是
8、子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；
指出下列那种方法是速度优化_________。
A.流水线设计B.资源共享
C.逻辑优化D.串行化
9、不完整的IF语句，其综合结果可实现________。
A.时序电路
B.双向控制电路
C.条件相或的逻辑电路
D.三态控制电路
10、一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
A.idata<
=“00001111”
B.idata<
=b”0000_1111”;
C.idata<
=X”AB”
D.idata<
=16”01”;
二、EDA名词解释，写出下列缩写的中文（或者英文）含义（每题2分，共10分）
1、SOC:
________________________________________
2、FPGA:
3、LUT:
_________________________________________
4、EDA:
5、Synthesis:
三、VHDL程序填空：
（每题10分，共20分）
1、利用VHDL语言描述RS触发器。
（10分）
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityRSis
port（s,r:
instd_logic;
q,qn:
outstd_logic）;
end;
architectureoneof__________is
signalq1,qn1:
std_logic;
begin
______________________________________
2、利用VHDL语言描述一个BCD-7显示译码器。
entitybcd_decoderis
port（i:
in__________________________;
------BCD码输入端
y:
out________________________）;
------7段显示译码输出端
architectureoneofbcd_decoderis
process（i）
case_______is
when”0000”=>
y<
=”1111110”;
when”0001”=>
=”0110000”;
when”0010”=>
=”1101101”;
when”0011”=>
=”1111001”;
when”0100”=>
=”0110011”;
when”0101”=>
=”1011011”;
________________________;
when”0111”=>
=”1110000”;
when”1000”=>
=”1111111”;
when”1001”=>
=”1111011”;
when”1010”=>
=”1110111”;
when”1011”=>
=”0011111”;
when”1101”=>
=”0111101”;
when”1110”=>
=”1001111”;
when”1111”=>
=”1000111”;
endcase;
endprocess;
四、VHDL程序改错：
仔细阅读下列程序，回答问题
1LIBRARYIEEE;
2USEIEEE.STD_LOGIC_1164.ALL;
3
4ENTITYCNT4IS
5PORT（CLK:
INSTD_LOGIC;
6Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
7ENDCNT4;
8ARCHITECTUREbhvOFCNT4IS
9SIGNALQ1:
STD_LOGIC_VECTOR（3DOWNTO0）;
10BEGIN
11PROCESS（CLK）BEGIN
12IFRISING_EDGE（CLK）begin
13IFQ1<
15THEN
14Q1<
=Q1+1;
15ELSE
16Q1<
=（OTHERS=>
'
0'
）;
17ENDIF;
18ENDIF;
19ENDPROCESS;
20Q<
=Q1;
21ENDbhv;
1、在程序中存在两处错误，试指出，并说明理由：
（5分）
在QuartusII中编译时，提示的第一条错误为：
Error:
Line12:
Filee:
\mywork\test\cnt4.vhd:
VHDLsyntaxerror:
IfstatementmusthaveTHEN,butfoundBEGINinstead
2、修改相应行的程序（如果是缺少语句请指出大致的
行数）：
五、阅读下列VHDL程序，画出原理图（RTL级）（15分）
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTRISIS
PORT（CONTROL:
INSTD_LOGIC;
INN:
Q:
INOUTSTD_LOGIC;
Y:
OUTSTD_LOGIC）;
ENDTRIS;
ARCHITECTUREONEOFTRISIS
BEGIN
PROCESS（CONTROL,INN,Q）
BEGIN
IF（CONTROL='
）THEN
Y<
=Q;
Q<
='
Z'
;
ELSE
=INN;
ENDIF;
ENDPROCESS;
ENDONE;
六、写VHDL程序（25分）
设计一个3-8译码器
输入端口：
din输入端，位宽为3位
EN译码器输出使能，高电平有效
输出端口：
xout译码器输出，低电平有效
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