数据采集电路和简易存储示波器设计Word文档格式.docx

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--状态机工作时钟

EOC:

--转换状态指示，低电平表示正在转换

ALE:

OUTSTD_LOGIC;

--8个模拟信号通道地址锁存信号

START:

--转换开始信号

OE:

--数据输出3态控制信号

ADDA:

--信号通道最低位控制信号

LOCK0:

--观察数据锁存时钟

Q:

OUTSTD_LOGIC_VECTOR（7DOWNTO0））;

--8位数据输出

ENDADCINT;

ARCHITECTUREbehavOFADCINTIS

TYPEstatesIS（st0,st1,st2,st3,st4）;

--定义各状态子类型

SIGNALcurrent_state,next_state:

states:

=st0;

SIGNALREGL:

STD_LOGIC_VECTOR（7DOWNTO0）;

SIGNALLOCK:

STD_LOGIC;

--转换后数据输出锁存时钟信号

BEGIN

ADDA<

='

1'

;

--当ADDA<

='

0'

，模拟信号进入通道IN0；

当ADDA<

，则进入通道IN1

Q<

=REGL;

LOCK0<

=LOCK;

COM:

PROCESS（current_state,EOC）BEGIN--规定各状态转换方式

CASEcurrent_stateIS

WHENst0=>

ALE<

START<

LOCK<

OE<

next_state<

=st1;

--0809初始化

WHENst1=>

next_state<

=st2;

--启动采样

WHENst2=>

ALE<

IF（EOC='

）THENnext_state<

=st3;

--EOC=1表明转换结束

ELSEnext_state<

ENDIF;

--转换未结束，继续等待

WHENst3=>

=st4;

--开启OE,输出转换好的数据

WHENst4=>

=st0;

WHENOTHERS=>

ENDCASE;

ENDPROCESSCOM;

REG:

PROCESS（CLK）

IF（CLK'

EVENTANDCLK='

）THENcurrent_state<

=next_state;

ENDIF;

ENDPROCESSREG;

--由信号current_state将当前状态值带出此进程:

REG

LATCH1:

PROCESS（LOCK）--此进程中，在LOCK的上升沿，将转换好的数据锁入

IFLOCK='

ANDLOCK'

EVENTTHENREGL<

=D;

ENDPROCESSLATCH1;

ENDbehav;

编译无误后，生成元件：

2、CNT10B

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10BIS

PORT（LOCK0,CLR:

CLK:

WE:

DOUT:

OUTSTD_LOGIC_VECTOR（8DOWNTO0）;

CLKOUT:

OUTSTD_LOGIC）;

ENDCNT10B;

ARCHITECTUREbehavOFCNT10BIS

SIGNALCQI:

STD_LOGIC_VECTOR（8DOWNTO0）;

SIGNALCLK0:

BEGIN

CLK0<

=LOCK0WHENWE='

ELSE

CLK;

PROCESS（CLK0,CLR,CQI）

IFCLR='

THENCQI<

="

000000000"

ELSIFCLK0'

EVENTANDCLK0='

=CQI+1;

ENDPROCESS;

DOUT<

=CQI;

CLKOUT<

=CLK0;

ENDbehav;

3、定制LPMRAM

4、调用以上三个元件，绘制电路图

5、编译无误后，仿真

6、配置引脚

7、再次编译后，下载配置文件