数字秒表设计EDA课设报告Word文档下载推荐.docx
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１十进制计数器…………………………………………………………1
2．六进制计数器…………………………………………………………2
3.时间数据分时扫描模块………………………………………………3
4.显示译码模块…………………………………………………………4
5.报警电路模块…………………………………………………………６
四、顶层文件原理图 …………………………………………………………7
五、硬 件要求 …………………………………………………………８
六、实 验连线…………………………………………………………8
七、实验总结 …………………………………………………………8
八、心得体会…………………………………………………………9
九、参考 文献…………………………………………………………10
课程设计任务书
课题名称
数字秒表设计
完成时间
2０10年１２月1日
指导教师
崔瑞雪
职称
副教授
学生姓名
赵天娇
班级
B０8２2１
总体设计要求和技术要点
秒表共有6个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为ＢCD码输出,这样便于和显示译码器的连接。
当计时达６0分钟后，蜂鸣器鸣响10声。
除此之外,整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。
秒表的逻辑结构较简单，它主要由显示译码器、十进制计数器、六进制计数器和报警器组成。
用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来联试。
工作内容及时间进度安排
第1３周：
立题、论证方案设计，编程，调试程序
第1４周:
硬件仿真实验验收答辩
课程设计成果
1.与设计内容对应的软件程序
2．课程设计报告书
3．成果使用说明书
4．设计工作量要求
一、概述
秒表的逻辑结构较简单,它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。
秒表共有6个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应,6个计数器的输出全都为BCD码输出,这样便于和显示译码器的连接。
当计时达60分钟后,蜂鸣器鸣响1０声。
除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。
二、实验目的（看课设报告模板）
1.掌握多位计数器相连的设计方法
2.掌握十进制、六进制计数器的设计方法
3．巩固多位共阴极扫描显示数码管的驱动及编码
4．掌握扬声器的驱动
5. 掌握EＤA技术的层次化设计方法
三、单元模块设计
1.十进制计数器（count10．ｖhd）
用来分别对百分之一秒、十分之一秒、秒和分进行计数,其程序如下:
ｌibraryiｅee;
useieee.std_logｉc_１164.all；
usｅ ｉeee．stｄ_lｏgic_unsigned.aｌl;
uｓeiｅeｅ．stｄ_lｏgic_aritｈ.ａｌｌ;
eｎtiｔyｃouｎｔ10is
poｒt（
clr，start,clk：
in sｔｄ_loｇｉc;
coｕｔ:
outsｔd_logic;
ｄａouｔ:
buｆferstd_logｉc_ｖector（3downto0））；
ｅndcount1０;
archｉtｅctureｂehａveｏfcounｔ１0ｉs
ｂegin
proceｓs（clr,start，ｃlk）
begin
ｉfclr=＇1'
then daｏuｔ<
=＂０00０"
；
cout<
='
0'
;
elsｉf（ cｌk'
evenｔ andcｌk＝'
1'
）then
if stａrt＝＇１'
theｎ
ifｄaｏｕt="
1001＂thｅｎdaouｔ<
＝"
0０００＂；
cout＜='
else ｄaouｔ＜=daouｔ+1;
＝'
０'
endｉf;
enｄiｆ；
endiｆ;
end pｒocesｓ;
ｅnｄbehａve；
对程序进行编译仿真后,仿真结果如下图:
2．六进制计数器（count6．vhｄ）
两个６进制计数器：
用来分别对十秒和十分进行计数，其程序如下:
liｂｒａryiｅeｅ;
use ieeｅ.std＿logｉc_11６4.all；
uｓｅｉeee．sｔｄ_ｌｏｇic_ｕnsigned.aｌl;
ｕseieee.stｄ_ｌogic_aritｈ.all;
entitｙcouｎt６is
ｐｏrt（
clr,start,ｃｌk:
iｎsｔd_ｌogiｃ;
cｏuｔ：
ｏutstd_ｌogic;
daｏuｔ:
ｂｕffｅrstd＿logｉc_vectoｒ（3downto０））；
eｎdｃount6;
ａrｃｈiｔectｕrｅ ｂehaveｏｆcouｎｔ６ｉs
proｃｅsｓ（clr，ｓｔart,clｋ）
ifcｌｒ＝'
1＇ｔheｎｄａout<
0000"
ｃout<
=＇0'
elsiｆ（ｃｌk'
eｖentaｎｄclk＝＇１＇）then
ifstaｒt＝＇1＇ thｅn
ｉｆ daout="
0101"
then ｄaoｕt<
="
００００"
cｏut＜='
eｌseｄaout<
=daoｕt+１；
ｃｏuｔ<
eｎｄif;
enｄif;
endif;
ｅndpｒocｅｓs;
enｄbehave；
对程序进行编译仿真后，仿真结果如下图:
3．时间数据分时扫描模块（selｔiｍe.vhd）
其程序如下:
ｌibrarｙieｅe;
useieee.sｔd_ｌogｉc＿1164.alｌ;
usｅｉeｅe.std_ｌoｇic_ｕnsiｇned.all;
useｉeeｅ.ｓｔd＿lｏｇｉｃ＿arith.aｌl;
entiｔyseltime ｉｓ
port（
cｌr,ｃlk：
iｎstd_loｇic;
daｉｎ1:
ｉnstｄ＿logiｃ_ｖecｔor（３downto0）；
daiｎ2:
ｉnstd_logic_vｅｃtor（3downｔo0）;
daｉｎ3:
ｉnstd_logic_veｃtor（３dｏｗntｏ 0）;
dain4:
instd＿logｉc_veｃtor（3dｏｗnto 0）;
dain５:
insｔd_ｌｏgｉc_vector（3dｏwnｔo0）;
daｉn６:
iｎstd_logｉc＿ｖector（3doｗｎto0）;
sel:
out ｓtd_lｏgic_vecｔor（2dｏｗntｏ 0）；
dａoｕt:
oｕtstd_lｏgｉc_vectｏｒ（3downto0））；
eｎd ｓeｌtime;
ａrchitｅcｔｕrebeｈaｖeofｓeltiｍeis
sｉgｎａlcouｎt:
std＿logic_vectoｒ（2doｗnｔo0）;
ｓｅl<
＝cｏunt;
pｒocｅsｓ（ｃlｒ,clｋ）
begin
ｉf（ｃlk＇eveｎｔanｄｃｌk='
）ｔhen
ｉfclｒ=＇1'
ｔhｅn
couｎt<
0０0＂;
eｌsifcｏunt＝"
１01＂ｔhｅn coｕｎｔ＜="
elseｃoｕnt<
=couｎt＋1;
endｉf;
endif；
casecountis
when"
000"
=>
dａｏut<
=daｉｎ1；
wheｎ"
00１"
=＞daout＜＝dａin2；
whｅn＂010"
daout<
＝dａin3；
wｈen"
０11"
＝>
daouｔ<
＝dain４;
10０"
daoｕt＜=ｄain5；
wｈｅn"
101"
dａout＜=dａiｎ6;
whenotherｓ=>
nuｌｌ;
eｎｄcａｓe；
endproｃeｓs;
eｎd behaｖｅ;
4．显示译码模块（ｄeled.vhd）
其程序如下：
library ｉｅee;
useiｅｅｅ.ｓtd_logic_1１64．alｌ；
useｉeｅe．ｓtd＿loｇic_ｕnsiｇnｅd.aｌｌ;
uｓeieee.ｓtｄ_loｇic_aｒitｈ．aｌｌ;
ｅntｉｔydeｌed is
pｏrt（
num:
instｄ_logiｃ_vｅctor（3dｏwnto0）;
leｄ:
outsｔd_logic_vector（６doｗntｏ0））;
enｄ dｅled;
aｒchiｔectuｒebeｈaｖeoｆdeｌeｄis
bｅgｉｎ
prｏceｓs（num）
--abcdｅfg
begｉn
caｓe nｕmｉｓ
ｗhen"
００00＂=>
lｅｄ<
=＂1111１10"
0001＂=>
ｌeｄ<
＝＂011０００0"
00１０"
led<
1１0110１"
wｈｅn＂0011"
=＞led＜="
1111001"
when＂0100"
01100１1"
wheｎ＂01０1＂＝>
＝＂１0１１011"
when＂0110"
led＜="
１011111"
ｗｈeｎ"
０1１1"
11１000０"
wｈeｎ＂１０００＂=＞lｅd<
1１１１111"
１0０1＂＝>
1111011＂;
whｅnothｅｒs=>
null；
enｄｃａse；
ｅndproｃeｓs；
ｅnd ｂehave;
对程序进行编译仿真后，仿真结果如下图：
5.报警电路模块（alarｍ．vhd）
lｉｂraryieee;
ｕｓeieee．sｔd_logic_1１6４．ａll;
usｅ iｅｅe．ｓtd＿logiｃ＿unsｉgnｅd.all；
useiｅeｅ.sｔd＿logｉｃ_arith．all;
ｅntity alarｍ ｉｓ
porｔ（
clk,i:
inｓtｄ_logic;
q:
outｓtｄ＿lｏgｉc）;
ｅndaｌａｒm;
architｅcture beｈaｖｅ ofaｌarmis
signalcount:
iｎtegerrａnge0to 2０;
ｓiｇnal q0:
std_lｏｇｉc;
begiｎ
prｏcess（clk，i）
if（clk'
eｖenｔａnｄclｋ='
１'
）thｅn
ifｉ='
0＇tｈｅn ｃount<
=０；
q０<
elｓif ｉ='
thｅn
ifcounｔ<
＝19ｔhen
coｕnt<
=cｏunｔ+1;
ｑ0＜=ｎotq0；
enｄiｆ;
endif;
eｎdiｆ；
ｅndproｃess;
ｑ<
=q0;
ｅｎdbeｈave；
四、顶层文件原理图
1. 总原理图（sｅcond＿tｏｐ.gdf）
2．编译过程
３．仿真结果
五、硬件要求：
1. 主芯片ＥPF10K1０LC８4-4。
2.6位八段扫描共阴极数码显示管。
3． 二个按键开关（归零,启动）。
六、实验连线：
下载程序到主芯片后,按适配划分后的管脚定位,连接线路。
输入接口：
１．代表归零,启动信号ＲESET、START的管脚分别连接按键开关
2．
蜂鸣器鸣响信号SＰEAＫＥR接蜂鸣器的输入
3．代表计数时钟信号CLK的管脚同２.５ＭHＺ时钟源相连
输出接口:
代表扫描显示的驱动信号管脚SEL２，SEL1，SEＬ0和A~G分别连接到数码管相应接口。
七、实验总结
1．严禁带电插拔“JTAＧ”下载电缆!
为了安全地使用下载电缆，防止损坏下载电缆中的器件和计算机主板的并口，应在计算机及实验箱均断电的情况下，插入或拔出下载电缆。
插入下载电缆的步骤:
确认完全断电——下载电缆并口与计算机并口相连——下载电缆ＪＴAＧ口与实验箱的JTAＧ口相连——接通实验箱电源——接通计算机电源；
拔出下载电缆的步骤：
关闭实验箱电源——拔下JTAG电缆插头——实验箱内部连线——接通实验箱电源——进行功能验证。
测试完毕，先断掉ＥDA实验箱的电源,再把JＴAG电缆的小插头插入实验箱的ＪＴAG插座，然后接通实验箱电源,准备下一次的设计下载。
2.所有文件应放在同一个文件夹下，文件夹名应符合要求，文件名应与实体名一致,先录入底层文件,把某个底层文件设为当时的顶层,保存、编译、仿真、退出,再录入另一个底层文件,这样把所有的文件都一一录入，最后录入顶层文件，并保存、编译、仿真，再下载顶层文件到指定器件，实现功能。
八、心得体会
通过这次课程设计，我对电子设计自动化技术（EDA）有了进一步的了解，在设计过程中,计数器的设计让我对数字电路加深了了解,在一开始时总是会出现多多少少的错误,通过课本、翻阅资料,对照教材上类似的时钟设计的相关文件，对模块的结构及原理有了更深的认识,所以后才编程的时候写的得心应手。
顶层文件编写完后,编译仿真,结果没有一点错误，让我很高兴。
但进入实验室，下载带芯片上,在器件上运行的程序，却没有想象的那么完美,时钟信号源频率需要精确的1００ＨZ,否则秒表走的不是慢了就是快了,要想得到精确地计数频率，就需要不断实验各个频率,以得到最精确的时钟信号。
刚开始的时候,秒表计数到60分时，秒表不能停下来,我们想了很多方法后，最后把秒表达到六十分时的进位信号取非后和时钟信号源用一个与门连接作为cｌk信号。
还有就是,秒表计数到６０分的时候,蜂鸣器只响一声,但是看报警电路的仿真结果没有错误,于是我们另外采用一个时钟信号源作为蜂鸣器的时钟信号,成功的达到要求——达到60分后蜂鸣10声。
还有就是CLR信号在STＡRT为高电平时清零，但当CLR信号恢复为低电平后,秒表又从清零前的数值开始计数，针对这个问题，我们讨论后修改了数据选择模块,之后又进行那个了多次修改,最后实现了正确的清零作用。
还有很多硬件实验时候出现的问题也都在我们的努力下解决了。
虽然这并不是什么伟大的设计,但是我们了解软件的元件管理深层含义,以及模块元件之间的连接概念，熟悉了FＰGA设计的调试过程中手段的多样化，看着自己的成果，让我们感到一种小小的成就感,对电子系统的设计有了浓厚的兴趣。
课设对于我们来说是锻炼,是成长，短短的几天,虽然忙碌,却很充实。
在以后的学习工作中，这次课设带给我锻炼一定会有更深的意义和影响。
九、参考文献
《电子技术基础（数字部分）》康光华主编,高等教育出版社
《数字电子技术基础》阎石主编,高等教育出版社
《ＥDA技术与实验》李国洪、胡辉、沈明山主编,机械工业出版社
指导教师评语及设计成绩
评 语
课程设计成绩：
指导教师：
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