protel pcb制图课程设计模板Word格式文档下载.docx
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2.3.1在添加元件的时候发现要手动的寻找一个元件比较困难,于是我就用了左边一个find功能,设置好路径后就可以在整个库里寻找找到后按plａce按钮就可以放在原理图中。
2.3.2在电气规则检查中我的错误最开始的有１12个,我先检查了一遍电路图,我发现有一小段线没有连接上去，我接上去以后，错误减少到了６0个。
我检查了每个管脚都连上了线，后来我看了好久,终于发现我的有几个网络标号的字母写错了,在我改正以后我把错误减少到了4个。
２.3.3在确定连线绝对没有连错的时候,我把文件复制到了别人的电脑里，发现错误没有了。
在小组的努力下,我们在网上搜索了一下解决的方案,发现要通过更改元件管脚的属性才可以。
就是把管脚的inｐuｔ类型改成ｐassive。
2.４小结
在画电路原理图的过程中，要注意各个元器件之间的摆放，还要注意连线，还要注意管脚与管脚的连接关系。
在检查错误的时候，如果是warnｉnｇ则可以忽略，不过也要认真检查。
原理图一定要好好检查,这是第一步,也是最重要的一步。
ﻬ３.1pcb版的制作过程
３.１．1 生成元件清单,用edit菜单下的eｘｐoｒttｏ ｓprｅad功能就可以输出元件的清单。
在第一个选项中选择ｐaｒt,第二个选项菜单中选中ｆootpriｎｔ和partTｙpe还有Ｄesignatｏｒ便可以导出元件的数目，名称还有在pcb元件封装库中管脚的名称。
３.1．2在确定好所有的元件都已经正确而且在库中有元件时,便可以用deｓign里的creaｔenesｔlｉst按钮，便可以生成网络表,可以看出来那些东西是连线在一起的。
3.1.3然后在文件夹中新建一个pｃb文件，设置好布线的参数（在dｅｓigｎ里的ｒulｅs设置好参数）然后在desiｇn里面有个loaｄneｔｓ,按钮就可以帮刚刚生成的网络表导出在pｃb板中。
在vieｗ中的fiｔboarｄ就可以看到生成的结果。
（在此之前要在pｃｂ中添加好库文件，不然不能生成相应的元件。
）
3.１．4蓝色的线就是表示要连接的地方，这时我们可以在ｋeeｐoｕtlaｙer那里画一个边框,然后把元件往里面拖，合理的布局好，尽量设计得小一点、紧密点。
3.１.5接着就可以布线了,此时可以选择自动布线在auto routｅ里的routeall便可以布线成功了,当然可以选择手动布线,在蓝色线相连的地方都布上线。
３.1.6然后用toｏlｓ里的ｄesｉgnrulecｈeck检测看一下有没有错误,如果没有错误就可以了。
3.2期间遇到的问题
3．2．1在生成元件清单的时候，发现有很多管脚没有封装，我在网上查阅了相关资料之后，设置好了管脚和。
成功生成了元件清单和网络表。
3．２.2在布局的时候，如果有元件重叠就会变成绿色也就是有错误，此时只要分开就可以了。
3.2.3在布线的时候要注意管脚和线的距离，还有穿孔的大小。
３．2.４自动布局和自动布线给我们提供了很大的方便。
3.2.５在检测错误的时候，要根据要求设置好有关的参数，测出错误以后再改正。
3．3小结
在这部分过程中,最重要的是每个元件都要在pｃｂ元件库中有封装。
保证能在pcｂ板中能生成元件。
在布局的时候还要合理,穿孔的大小要合适。
关于元件库的问题就是一定要用ＰCＢ库里面有的元件才可以画出PＣB板。
3.4元件清单
OｂjeｃｔKind
Path
Dｅsｉgｎator
FooｔＰrinｔ
PartType
Paｒt
Ｓheet1.Scｈ
X1
XTAL1
１.８432Mhｚ
Ｐart
Ｓhｅet1.Sｃh
R2
AＸIAL0.4
1K5
Ｐarｔ
Sheet1.Ｓcｈ
RES1
AXIＡL0.4
１M
Pａrt
Sheet１.Sｃh
Ｕ2
DＩP14
１488
Part
Sheｅt1.Scｈ
U３
ＤＩP14
148８
Parｔ
U4
DＩＰ１4
１48８
Ｕ5
ＤIP1４
148９
Pａrｔ
Shｅeｔ1．Scｈ
U6
DIP1４
1４8９
Shｅet1.Sch
U7
DIP14
１4８9
Shｅｅｔ1.Ｓcｈ
U8
14８9
Sｈｅeｔ１．Sｃｈ
U9
DＩＰ14
１４８9
Sｈeet１．Sｃｈ
n
DB37ＲA／F
DB３7
Ｓｈｅet1．Ｓch
U1
ＰGA68X1１＿ＳKT
ＴL16Ｃ５54
Sheet1.Ｓch
C4
RAＤ０．２
0．１uF
Pａｒｔ
Sheet1.Scｈ
C３
RAD0.2
0.１ｕF
Sheet1.Sｃｈ
C2
0．1uF
Sｈeｅt1.Sch
C1
RＡD0.２
Sheｅt1．Sch
Ｃ13
RAＤ０.２
20pF
Ｓheｅt1.Scｈ
C14
50ｐＦ
Ｐａrt
Shｅｅｔ1.Ｓch
Ｃ10
0.１uF
C５
ＲＡD０．２
0.1uＦ
Ｓheｅt１.Ｓｃh
C9
ＲＡD0.2
0.1ｕＦ
Ｓｈeeｔ1．Sch
C8
RAD０．2
0.１uＦ
Ｂilloｆ Matｅｒialfor Ｓheeｔ1.Bom
UsedParｔ Tyｐe DｅsiｇnatｏrFoｏtｐrintDescriptiｏn
＝＝=＝==＝＝==＝==＝＝======＝=== ====＝====＝ ＝=====＝=＝＝===＝＝==＝＝===＝=＝==＝=＝＝=====
８0.1uF C1 C2C3 RAD0.2Capａcｉｔoｒ0．２pitｃh
Ｃ４C5Ｃ8
C9 C10
11.8432Mhz X1 XTAL1
11K5 R2 AXIAL０.4
1１M REＳ1AXIAL０．４
１20pＦ C13 RＡD0.２ Cａpaｃitor0.2 pitch
15０ｐF C14 RＡD0.2 Ｃapacｉtoｒ ０.２ piｔch
31488 U２Ｕ3U４ DIP14 TＴＬ-RＳ232ＤＲＩVEＲ
5 １489 U5U６U7 ＤIP14 １489 ＲS23２－TＴＬCＯNVＥRTOＲ
Ｕ8U9
1DＢ３7 n DB37RA／F
１ ＴＬ1６Ｃ554 U１ ＰGＡ6８Ｘ１1_ＳKTﻬ3.5网络表
［
*
PＧA６8Ｘ11_SKT
TL16C554
]
[
］
Ｃ2
RAD0．2
０.1uF
C3
0.1ｕF
RAD0.２
Ｃ５
ＲAD0.2
C８
ＲAＤ０.2
Ｃ9
０.１uＦ
C13
ＲAD0．2
2０pF
Ｃ14
50pF
AXIAL0.4
1K５
REＳ１
U2
1488
U3
DＩP１4
DIP１4
U5
１489
14８９
DＩP1４
DIＰ1４
1489
DIＰ14
1．8432Ｍｈｚ
ＤＢ３７RA/F
DB37
（
+1２V
C5-１
C1０-1
U2-1４
Ｕ３-14
Ｕ４-１４
-12V
Ｃ8-1
C9-1
U2－1
Ｕ3－1
Ｕ４-1
A0
*-34
A１
*-３３
Ａ２
＊-32
CTSA
＊-11
Ｕ5-１1
CTSB
*-25
Ｕ7-3
ＣTＳC
*-45
U8-6
CＴSD
*-59
U9－8
D０
*-66
D1
*-67
D2
*-68
D3
*-1
D４
*-2
D5
＊-3
Ｄ6
*-4
D７
＊-5
DＣＤA
*-9
U５－3
DCDB
*-27
U6－6
DCDC
*－43
U７－8
DCDD
＊-61
U８－11
ＤＳRＡ
*-10
U5-8
DSＲB
*－26
U6-11
DＳRC
＊－44
U８-3
DSＲD
*-6０
Ｕ9-6
DTＲA
*-12
U２-4
Ｕ2-5
DTRB
*－24
Ｕ3－2
DＴRＣ
*－４６
Ｕ3-12
U３-13
ＤTRＤ
*-５8
U4－９
Ｕ4－10
ＧNＤ
*-6
*-23
*-40
*－57
C1-2
Ｃ2-2
C3－2
Ｃ4-2
C5-2
C8－2
C9-２
Ｃ10-2
C1３-2
C14-2
Ｕ２－７
U3-7
Ｕ4-7
U５-7
U6－7
Ｕ７-7
U８-7
U9-７
n-17
n-１8
n-19
ｎ－36
n－37
Ｊ1
U５-1
n-1
Ｊ2
Ｕ５-10
n-２０
J3
U５-4
n-2
J４
U２－8
n-21
J5
U2-3
n－3
Ｊ6
Ｕ５-13
n－２2
J7
U2－6
n－4
J８
U6－1
n-２3
J11
U６-４
n-5
J12
Ｕ6－13
ｎ－２4
J13
U6-１0
ｎ-6
J1４
U3-6
n-25
J1５
U2-1１
n-７
Ｊ1６
Ｕ7－1
n－26
Ｊ17
U3-3
n-8
Ｊ１8
U７-４
n－2７
J21
U7-10
n-9
Ｊ２2
Ｕ8－1
n－28
J2３
U7-13
n-1０
J2４
U4-３
n-2９
J２5
Ｕ3-8
ｎ-１1
J26
Ｕ8－4
n－３０
J27
U3－1１
ｎ-12
J28
U8-１0
n-３１
J31
U8-13
n-13
J32
Ｕ9-4
n-32
J33
U9-1
ｎ－14
J3４
U４-11
ｎ-33
Ｊ3５
Ｕ4-6
n-1５
J36
U9-10
ｎ-34
J３7
U4-8
n-16
J38
U9-13
n－35
Ｎet*_１5
*-15
Ｎet*_16
*-16
Ｎｅt*_１8
*－1８
Neｔ*_２0
＊-20
Nｅt*_２1
*－２1
Ｎet*_３7
＊-３7
Net*_４9
＊-49
Net＊＿50
*-５0
Net*_52
*-５2
Ｎet*_54
*-５4
Net*_５５
＊－55
NeｔC13＿１
*－35
C１3-1
ＲES１-2
X1-２
ＮｅtC１４_1
Ｃ14-1
R2-1
RES1－1
Ｘ1-1
ＮetＲ2_2
*-36
R2-２
ＲIA
＊-8
U6－３
ＲＩB
*-2８
U7-6
ＲIC
＊-４2
U８－8
ＲID
*-62
U9-11
ＲTＳA
＊-1４
Ｕ2-9
U2-１0
RTSB
*-22
U３-4
U3－５
ＲTSC
*-４8
U4-2
ＲTSＤ
＊-56
U4－1２
U4-1３
RXA
＊-７
U5-6
ＲＸB
＊-２９
Ｕ6－８
ＲXC
*-41
Ｕ７-１1
RXD
＊-63
Ｕ９-3
TＸＡ
*－17
U２-２
ＴXＢ
*－１9
U２-12
U２-１3
TXC
*-51
Ｕ3-9
U3－1０
TXD
*－５３
U４-4
U4-5
VCC
＊-1３
*-３0
*-４7
＊－64
C1－1
Ｃ2-１
C3－1
C4-1
U５－１４
U6-14
U7-1４
U８-14
U9-１4
4．总结
Proｔel99se被现代电子设计者们广泛的使用,我们作为电子信息工程专业的学生,理应熟练掌握这种实用性好、专业性强的软件,为此老师组织我们进行了Ｐroｔｅl9９ｓe的学习。
经过对Ｐｒoｔel99sｅ一周的学习和应用,开始的无法上手，现在已经对其性能应用有初步了解,虽然期间遇到了很多问题，但是通过同学之间的讨论都解决了,所以觉得受益匪浅。
在老师指导软件的初步操作技能之后,我们开始设计了。
开始是按设计图布线，第一次做用的汉化版,所以熟悉的也要快点,在设计的时候就出现了问题,最后才发现是连接导线到总线的时候没有用上总线接入线,后来从头改过之后终于完成。
开始也不知道要封装,所以第一次没有封装，然后进行ERＣ电气检查，有很多错误，然后返回SCH制作页面,发现是有2个网络标号标记错误和一条总线断掉,修改错误后再检查就没问题了。
紧接着是制作网络表，这时我是靠观看视频来学习的，再是创建PＣＢ电路板,这时就发现有很多错误,这时我才知道元件需要仔细设置管脚（Fooｔprｉnt）,即元件的封装,我上网搜了一个封装表，里面有很多封装形式，电阻电容都有它各自的封装形式,于是我对它们进行封装，再制作网络表导入PCB，发现还是有问题,后来才发现，我们Prｏtel99se软件本身就有一个PＣＢ封装库,一些常用元件就有它自己的封装,如果没有封装形式,就需要按照元件实际大小进行封装设计,比如ＴL1６C５5４在封装库就有它自己的封装形式，它的封装形式就是PGA68Ｘ1１_ＳＫT,这在封装库中libraｒｉｅｓ是可以找到的，这时再对ＳCH文件中进行封装，制作网络表，从60个错误剩下了只有４个错误了，这４个错误都和电阻R1有关,经过分析，最后发现是最开始做SCH文件时，自己编辑电阻管脚长度忘记管脚ＮODＥ的标记,这样再对它进行修改后,网络表中就没有错误了。
导入PCＢ的制作,PCB的制作有很多规则,首先要满足可行性,再是要节省，画出板的大小后,就可以将元件添加进去了，第一次手动布线，花了很长时间还是做不好,最后采用了自动布线,我想,一块好的PCB需要人的手动布线，好的手动布线需要人长时间的训练磨出来的，制作好PCＢ后是铺地,最后制作的PCB板完整完成了。
附录
5.1全图
ﻬ5.２丝印层（topovｅrlayer）
5．３顶层（ＴopLａyｅｒ）
5.４底层（BottｏmLａｙer）
５.5铺地图：
5.6未铺地图：
参考文献
１. 王彦平：
《Pｒoteｌ９9电路设计指南》 清华大学出版社2000版；
2．朱定华:
《Proteｌ９9SE原理图和印制板设计》 清华大学出版社2007版;
3.万华清:
《Prｏtel9９SE电路设计》 人民邮电出版社2007版
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