嵌入式实验报告规范要求Word文件下载.docx
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液晶的这些特点使得它可以被用来当作一种开关——即可以阻碍光线，也可以允许光线通过。
液晶单元的底层是由细小的脊构成的，这些脊的作用是让分子呈平行排列。
上表面也是如此，在这两侧之间的分子平行排列，不过当上下两个表面之间呈一定的角度时，液晶随着两个不同方向的表面进行排列，就会发生扭曲。
结果便是这个扭曲的螺旋层使通过的光线也发生扭曲。
如果电流通过液晶，所有的分子将会按照电流的方向进行排列，这样就会消除光线的扭转。
如果将一个偏振滤光器放置在液晶层的上表面，扭转的光线通过（如图A），而没有发生扭转的光线（如图B）将被阻碍。
因此可以通过电流的通断改变LCD中的液晶排列，使光线在加电时射出，而不加电时被阻断。
也有某些设计为了省电的需要，有电流时，光线不能通过，没有电流时，光线通过。
图A加电时图B不加电时
图3-15光线穿过与阴断示意图
LCD显示器的基本原理就是通过给不同的液晶单元供电，控制其光线的通过与否，从而达到显示的目的。
因此，LCD的驱动控制归于对每个液晶单元的通断电的控制，每个液晶单元都对应着一个电极，对其通电，便可使光线通过（也有刚好相反的，即不通电时光线通过，通电时光线不通过）。
3.2电致发光
LCD的发光原理是通过控制加电与否来使光线通过或挡住，从而显示图形。
光源的提供方式有两种：
透射式和反射式。
笔记本电脑的LCD显示屏即为透射式，屏后面有一个光源，因此外界环境可以不需要光源。
而一般微控制器上使用的LCD为反射式，需要外界提供光源，靠反射光来工作。
电致发光（EL）是液晶屏提供光源的一种方式。
电致发光的特点是低功耗，与二极管发光比较而言体积小。
电致发光（EL）是将电能直接转换为光能的一种发光现象。
电致发光片是利用此原理经过加工制作而成的一种发光薄片，如图7-2所示。
其特点是：
超薄、高亮度、高效率、低功耗、低热量、可弯曲、抗冲击、长寿命、多种颜色选择等。
因此，电致发光片被广泛应用于各种领域。
图3-16电致发光片的基本结构
3.3LCD的驱动控制
市面上出售的LCD有两种类型：
一种是带有驱动电路的LCD显示模块，这种LCD可以方便地与各种低档单片机进行接口，如8051系列单片机，但是由于硬件驱动电路的存在，体积比较大。
这种模式常常使用总线方式来驱动。
另一种是LCD显示屏，没有驱动电路，需要与驱动电路配合使用。
特点是体积小，但却需要另外的驱动芯片。
也可以使用带有LCD驱动能力的高档MCU驱动，如ARM系列的S3C2410X。
图3-17不带驱动电路的LCD结构
（1） 总线驱动方式
一般带有驱动模块的LCD显示屏使用这种驱动方式，由于LCD已经带有驱动硬件电路，因此模块给出的是总线接口，便于与单片机的总线进行接口。
驱动模块具有八位数据总线，外加一些电源接口和控制信号。
而且自带显示缓存，只需要将要显示的内容送到显示缓存中就可以实现内容的显示。
由于只有八条数据线，因此常常通过引脚信号来实现地址与数据线复用，以达到把相应数据送到相应显示缓存的目的。
下图为一个典型的显示模块（HY－12864B）提供的总线接口。
图3-18曲型带驱动液晶模块的总线接口
（2） 控制器扫描方式
S3C2410X中具有内置的LCD控制器，它具有将显示缓存（在系统存储器中）中的LCD图象数据传输到外部LCD驱动电路的逻辑功能。
S3C2410X中内置的LCD控制器可支持灰度LCD和彩色LCD。
在灰度LCD上，使用基于时间的抖动算法（time-basedditheringalgorithm）和FRC（FrameRateControl）方法，可以支持单色、4级灰度和16级灰度模式的灰度LCD。
在彩色LCD上，可以支持256级彩色，使用STNLCD可以支持4096级彩色。
对于不同尺寸的LCD，具有不同数量的垂直和水平象素、数据接口的数据宽度、接口时间及刷新率，而LCD控制器可以进行编程控制相应的寄存器值，以适应不同的LCD显示板。
内置的LCD控制器提供了下列外部接口信号：
VFRAME/VSYNC/STV：
帧同步信号（STN）/垂直同步信号（TFT）/SECTFT信号
VLINE/HSYNC/CPV：
行同步脉冲信号（STN）/水平同步信号（TFT）/SECTFT信号
VCLK/LCD_HCLK：
象素时钟信号（STN/TFT）/SECTFT信号
VD[23:
0]：
LCD像素数据输出端口（STN/TFT/SECTFT）
VM/VDEN/TP：
LCD驱动交流偏置信号（STN）/数据使能信号（TFT）/SECTFT信号
LEND/STH：
行结束信号（TFT）/SECTFT信号
LCD_PWREN：
LCD面板电源使能控制信号
LCDVF0：
SECTFTOE信号
LCDVF1：
SECTFTREV信号
LCDVF2：
SECTFTREVB信号
图7-5LCD控制器逻辑框图
图7-5为S3C2410X中内置的LCD控制器的逻辑框图，它用于传输显示数据并产生必要的控制信号，如VFRAME,VLINE,VCLK,和VM等信号。
除了控制信号，还有显示数据的数据端口VD[23:
0]如图7-5。
LCD控制器包含REGBANK,LCDCDMA,VIDPRCS,TIMEGEN和LPC3600。
REGBANK具有17个可编程寄存器和256×
16颜料存储器，用于配置LCD控制器。
LCDCDMA为专用DMA，它可以自动地将显示数据从帧内存中传送到LCD驱动器中。
通过使用这一专用的DMA，可以实现在不需要CPU介入的情况下显示数据。
VIDPRCS从LCDCDMA接收数据，变换为合适的数据格式（比如4／8位单一扫描和4位双扫描显示模式）后通过VD[23:
0]发送到LCD驱动器。
TIMEGEN包含可编程的逻辑，以支持常见LCD驱动器所需要的不同接口时序、速率要求。
TIMEGEN部分产生VFRAME,VLINE,VCLK,VM等信号。
（3）与ARM自带LCD驱动器有关的寄存器
表7-1端口D寄存器
Register
Address
R/W
Description
ResetValue
GPDCON
0x56000030
ConfigurethepinsofportD
0x0
GPDDAT
0x56000034
ThedataregisterforportD
Undefined
GPDUP
0x56000038
Pull-updisableregisterforportD
0xF000
Reserved
0x5600003C
–
Bit
GPD15
[31:
30]
00=Input10=VD23
01=Output11=nSS0
GPD14
[29:
28]
00=Input10=VD22
01=Output11=nSS1
GPD13
[27:
26]
00=Input10=VD21
01=Output11=Reserved
GPD12
[25:
24]
00=Input10=VD20
GPD11
[23:
22]
00=Input10=VD19
GPD10
[21:
20]
00=Input10=VD18
GPD9
[19:
18]
00=Input10=VD17
GPD8
[17:
16]
00=Input10=VD16
GPD7
[15:
14]
00=Input10=VD15
GPD6
[13:
12]
00=Input10=VD14
GPD5
[11:
10]
00=Input10=VD13
GPD4
[9:
8]
00=Input10=VD12
GPD3
[7:
6]
00=Input10=VD11
GPD2
[5:
4]
00=Input10=VD10
GPD1
[3:
2]
00=Input10=VD9
GPD0
[1:
0]
00=Input10=VD8
GPDDAT
BIT
Description
GPD[15:
0]
Whentheportisconfiguredasinputport,datafromexternalsourcescanbe
readtothecorrespondingpin.Whentheportisconfiguredasoutputport,
datawritteninthisregistercanbesenttothecorrespondingpin.Whenthe
portisconfiguredasfunctionalpin,undefinedvaluewillberead.
0:
Thepull-upfunctionattachedtotothecorrespondingportpinisenabled.
1:
Thepull-upfunctionisdisabled.
（GPD[15:
12]are‘pull-updisabled’stateattheinitialcondition.）
LCD驱动控制端口与ARM的端口是共用的，因此，要设置相应的寄存器，将其定义为功能端口，即LCD驱动控制端口。
表7-2LCDCON1
LCDCON1
0X4D000000
LCDcontrol1register
0x00000000
InitialState
LINECNT（readonly）
Providethestatusofthelinecounter.DowncountfromLINEVALto0
0000000000
CLKVAL
DeterminetheratesofVCLKandCLKVAL[9:
0].STN:
VCLK=HCLK/（CLKVAL⨯2）（CLKVAL≥2）TFT:
VCLK=HCLK/[（CLKVAL+1）⨯2]（CLKVAL≥0）
MMODE
[7]
DeterminethetogglerateoftheVM.0=EachFrame,1=TheratedefinedbytheMVAL
0
PNRMODE
[6:
5]
Selectthedisplaymode.00=4-bitdualscandisplaymode（STN）01=4-bitsinglescandisplaymode（STN）10=8-bitsinglescandisplaymode（STN）11=TFTLCDpanel
00
BPPMODE
[4:
1]
SelecttheBPP（BitsPerPixel）mode.0000=1bppforSTN,Monochromemode0001=2bppforSTN,4-levelgraymode0010=4bppforSTN,16-levelgraymode0011=8bppforSTN,colormode0100=12bppforSTN,colormode1000=1bppforTFT1001=2bppforTFT1010=4bppforTFT1011=8bppforTFT1100=16bppforTFT1101=24bppforTFT
0000
ENVID
[0]
LCDvideooutputandthelogicenable/disable.0=DisablethevideooutputandtheLCDcontrolsignal.1=EnablethevideooutputandtheLCDcontrolsignal.
表7-3LCDCON2
LCDCON2
0X4D000004
LCDcontrol2register
VBPD
24]
TFT:
Verticalbackporchisthenumberofinactivelinesatthestart
ofaframe,afterverticalsynchronizationperiod.
STN:
ThesebitsshouldbesettozeroonSTNLCD.
0x00
LINEVAL
TFT/STN:
ThesebitsdeterminetheverticalsizeofLCDpanel.
VFPD
6]
Verticalfrontporchisthenumberofinactivelinesattheend
of
aframe,beforeverticalsynchronizationperiod.
00000000
VSPW
VerticalsyncpulsewidthdeterminestheVSYNCpulse'
shigh
levelwidthbycountingthenumberofinactivelines.
000000
LCDCON3
LCDCON3
0X4D000008
LCDcontrol3register
Initialstate
HBPD（TFT）
19]
HorizontalbackporchisthenumberofVCLKperiodsbetweenthefallingedgeofHSYNCandthestartofactivedata.
0000000
WDLY（STN）
WDLY[1:
0]bitsdeterminethedelaybetweenVLINEandVCLKbycountingthenumberoftheHCLK.WDLY[7:
2]arereserved.00=16HCLK,01=32HCLK,10=48HCLK,11=64HCLK
HOZVAL
[18:
ThesebitsdeterminethehorizontalsizeofLCDpanel.HOZVALhastobedeterminedtomeettheconditionthattotalbytesof1lineare4nbytes.IfthexsizeofLCDis120dotinmonomode,x=120cannotbesupportedbecause1lineconsistsof15bytes.Instead,x=128inmonomodecanbesupportedbecause1lineiscomposedof16bytes（2n）.LCDpaneldriverwilldiscardtheadditional8dot.
00000000000
HFPD（TFT）
HorizontalfrontporchisthenumberofVCLKperiodsbetweentheendofactivedataandtherisingedgeofHSYNC.
0X00
LINEBLANK（STN）
Thesebitsindicatetheblanktimeinonehorizontallinedurationtime.ThesebitsadjusttherateoftheVLINEfinely.TheunitofLINEBLANKisHCLKX8.Ex）IfthevalueofLINEBLANKis10,theblanktimeisinsertedtoVCLKduring80HCLK.
LCDCON4
LCDCON4
0X4D00000C
LCDcontrol4register
MVAL
8]
ThesebitdefinetherateatwhichtheVMsignalwilltoggleif
theMMODEbitissettologic'
1'
.
0X00
HSPW（TFT）
WLH（STN）
HorizontalsyncpulsewidthdeterminestheHSYNCpulse'
s
highlevelwidthbycountingthenumberoftheVCLK.
WLH[1:
0]bitsdeterminetheVLINEpulse'
shighlevelwidthby
countingthenumberoftheHCLK.
WLH[7:
2]arereserved.
00=16HCLK,01=32HCLK,
10=48HCLK,11=64HCLK
LCDCON5
0X4D000010
LCDcontrol5register
17]
Thisbitisreservedandthevalueshouldbe'
0'
.
VSTATUS
[16:
15]
VerticalStatus（readonly）.00=VSYNC10=ACTIVE
01=BACKPorch11=FRONTPorch
HSTATUS
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