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Keywords:
FPGA,CycloneII,PWMgenerator
目录
第一章概述1
1.1本课题选用FPGA作为核心芯片原因1
1.2可编程逻辑器件的发展及其特点2
1.3FPGA简介2
1.4本文主要研究内容及成果3
第二章基于FPGA的PWM发生器设计4
2.1FPGA型号选择4
2.2系统整体结构5
2.3系统中主要模块的设计6
2.3.1锁相环（PLL）7
2.3.2A/D转换接口模块8
2.3.3数字PID控制算法实现9
2.3.4PWM波产生模块的总体设计12
2.4小结13
第三章PWM波产生模块的具体设计14
3.1PWM产生模块中各个子模块设计14
3.1.1锁相环（PLL）模块17
3.1.2高电平减计数器模块17
3.1.3低电平减计数器模块19
3.1.4数量控制减计数器模块20
3.2小结22
第4章PWM发生器外围硬件电路设计23
4.1电路模块设计23
4.1.1PWM发生器供电模块23
4.1.2时钟模块24
4.1.3配置电路24
4.2PCB板设计要点25
4.3小结26
第5章仿真结果及其分析27
5.1QuartusII软件中仿真波形及分析27
5.1.1四路和两路PWM波高电平计数模块仿真波形及分析27
5.1.2四路和两路PWM波低电平计数器模块仿真波形及分析28
5.1.3四路和两路PWM波数量控制计数器模块仿真波形及分析30
5.1.4PWM模块仿真结果31
5.2小结32
总结33
致谢34
参考文献35
第一章概述
PWM技术因其控制方式灵活、精度高和速度快等优点在工业自动控制中也有着十分广泛的应用。
比如，在对发酵罐温度、搅拌速度等因素的控制方面PWM技术都是决定性的控制方式。
另外，PWM方法可以用于对真空电加热炉较高精度的功率控制、电液换向阀流量的控制、模拟通信信号的调制与解调（如，FM、SSB）等。
总之，PWM技术在电力、电子、工业控制以及机械设备制造等很多行业的得到了重视，其实现方法也不断地被改进和发展，目前PWM技术已经成为控制技术领域的一个热点，具有广阔的应用前景和很大的市场价值。
而在这些应用领域和产品设计当中，一个共同的也是比较关键的问题就是如何产生所需的高质量高稳定度的各种各样的PWM信号。
因此，研究PWM发生器的设计方法无论从基础理论的发展，还是产品性能的提高等实际应用都有着非常重要的意义。
1.1本课题选用FPGA作为核心芯片原因
本课题中选用FPGA来产生PWM波对全桥电路进行直接控制，因为FPGA具有以下的优点[1]：
◆采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片,而且FPGA可做其它全定制或半定制ASIC电路中的试样片。
◆FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
◆FPGA采用高速CMOS工艺，功耗低，且内部有丰富的触发器和I/O引脚可以与CMOS、TTL电平兼容。
◆FPGA如同一张白纸或是一堆积木，开发人员可以通过原理图输入法或是硬件描述语言自由设计一个数字系统，从而解决硬件控制芯片死区时间过窄的缺点。
1.2可编程逻辑器件的发展及其特点
可编程逻辑器件的发展可以划分为4个阶段[2]。
（1）从20世纪70年代中为第1个阶段，这阶段的可编程器件只有简单的可编程只读存储器（PROM）、紫外线可擦除只读存储器（EPROM）和电可擦除只读存储器（EEPROM）,其结构非常简单，只能完成简单的数字逻辑功能。
（2）20世纪70年代中到80年代中为第2阶段，这时出现了结构稍微复杂的可编程阵列逻辑（PAL）和通用阵列逻辑（GAL）器件，其能够完成各种逻辑运算功能。
（3）20世纪80年代中到90世纪末为第3阶段，这时出现了与标准门阵列类似的FPGA和类似于GAL结构的扩展性CPLD，其提高了逻辑运算的速度，具有体系结构和逻辑单元灵活、集成度高以及适用范围广等特点，兼容了PLD和通用门阵列的优点，能够实现大规模的电路，编程方式也灵活。
（4）20世纪90年代末到目前为第4阶段，出现了SOPC和SOC技术，是PLD和ASIC技术融合的结果，涵盖了实时化数字信号处理技术、高速数据接收器、复杂计算以及嵌入式系统设计技术的全部内容。
1.3FPGA简介
FPGA（FieldProgrammableGateArray）,即现场可编程门阵列，它与CPLD都是可编程逻辑器件，它们是在PAL，GAL等逻辑器件的基础上发展起来的。
同以往的PAL，GAL等相比较，FPGA/CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。
它作为一种半定制电路而出现，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。
其只能采用一种反复配置的结构。
FPGA是由存放在片内的RAM来设置其工作状态，因此工作时需要对片内RAM进行编程。
用户可根据不同的配置模式，采用不同的编程方式。
FPGA有如下几种配置模式[2]：
◆并行模式：
并行PORM、Flash配置FPGA;
◆主从模式：
一片PROM配置多片FPGA;
◆串行模式：
串行PROM配置FPGA;
◆外设模式：
将FPGA作为微处理器的外设，由微处理器对其编程。
目前，主流的FPGA仍基于查找表技术，但远远超出了先前版本的基础性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。
FPGA芯片主要由7部分组成，分别为可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。
1.4本文主要研究内容及成果
本文基于PWM技术在电力、电子、工业控制以及机械设备制造等很多行业的得到了重视，其实现方法也不断地被改进和发展，目前PWM技术已经成为控制技术领域的一个热点，具有广阔的应用前景和很大的市场价值的背景【3】，设计出了一种采用减法计数器来控制高低电平持续时间，来改变周期及占空比，并对输出脉冲个数进行控制的PWM发生器。
设计出来的PWM发生器可以发出四路带死区的PWM波和两路带死区的PWM波、四路带死区且移相的PWM波，输出波形在QuartusII仿真软件中得到仿真验证，结果正确。
第二章基于FPGA的PWM发生器设计
2.1FPGA型号选择
由于本设计需要逻辑单元丰富，扩展口丰富，成本低，开发方便的器件，因而可编程器件FPGA突出其自身的优势。
本文选定Altera公司的CycloneII系列的FPGA作为实验开发平台的核心元器件。
目前，CycloneII系列的FPGA包括EP2C5、EP2C8、EP2C15、EP2C20、EP2C35、EP2C50、EP2C70七种。
本设计选择EP2C35F672C8，原因如下[4]：
（1）从硬件设计方面，EP2C35F672C8具有拥有33216个逻辑单元，足够装入一个NiosII软核，以及用户自定义逻辑设计，并且拥有最多475个通用I/O口，能够提供足够多的扩展口。
（2）从软件设计方面，Altera公司提供完整的开发工具。
通过Altera公司的QuartusII软件可以对EP2C35F672C8的I/O脚很方便的进行定义、配置；
允许通过编程下载到FPGA中，在不改变硬件电路板的基础上得到需要的功能模块电路、各类外围接口、或者控制功能;
通过SOPCBuilder可以对NiosII软核外围基本器件进行配置。
（3）从价格和应用方面，CycloneII系列FPGA的成本比第一代Cyclone器件低30%，但逻辑容量却大了三倍多，而且市场上货源充足，适合进行实验性开发。
EP2C35F672C8芯片的特性如下[4]：
●拥有33216个逻辑单元（LE）；
●105个M4K存储块；
●片上RAM（共计483840bits）；
●35个18×
18硬件乘法器；
●4个高性能PLL；
●475个用户自定义IO；
●支持通过低成本串行配置器件配置；
●全面支持LVTTL、1VCMOS、SST-2和SST-3I/O标准；
●提供了40多个IP核，包括：
NiosII处理器、DDRSDRAM控制器等。
2.2系统整体结构
脉冲电源由主电路和控制电路两部分组成。
控制电路的功能是在输入电压、内部参数、外接负载变化时，调节功率级开关器件的导通时间，使开关电源的输出电压或者电流保持恒定。
因此，在开关电源的设计中，控制方法的选择和设计对于开关电源的性能来说是十分重要的。
如图2-1为脉冲电源控制器原理。
图2-1脉冲电源控制原理
依据脉冲电源控制器原理图可以画出PWM波发生器的整体结构框图如图2-2所示：
图2-2系统整体结构框图
上图中，基于FPGA的PWM发生器主要包括以下模块:
锁相环模块，数字PI调节模块，A/D转换接口模块，四路PWM信号的发生模块。
其主要控制思想是:
经采样的电流电压经A/D转换后被送入FPGA，通过与给定信号比较和PID运算获得电路的PWM控制脉冲，实现电源系统的恒电流输出，从而完成了整个系统的一个周期的运转。
采用上述方案的数字化电源相对于传统的模拟控制方式，具有明显的优势。
它具有静态可重复编程和动态在系统重构的特性，当负载变化时，可以通过修改PI调节器的参数达到适应外界变化的作用使其具有良好的鲁棒性，以满足指标的要求，并且可以按照实际需要自由配置成为单闭环或双闭环控制系统，极大地提高了电子系统设计的通用性和精确度。
2.3系统中主要模块的设计
完整的FPGA/CPLD设计流程应包括：
电路设计与输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证、板级仿真验证与调试等主要步骤。
本设计通过VerilogHDL语言完成各部分模块的设计与生成，仿真验证则是通过QuartusII自带的仿真功能来实现的。
限于篇幅，以下各模块的说明中均未给出具体的Verilog语言的源程序，仅说明各模块的具体功能和实现方法。
下面仅介绍本设计FPGA中主要的几个模块：
锁相环模块（PLL）、A/D接口模块、PID算法模块、PWM波生成模块。
2.3.1锁相环（PLL）
锁相就是自动完成相位同步。
能够实现两个电信号相位同步的自动控制系统称为锁相环路，简称锁相环（PLL）[5]。
锁相环的作用是使得电路上的时钟和某一外部时钟的相位同步。
因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
CycloneII系列FPGA中嵌入的锁相环是由模拟电路来实现的。
模拟的锁相环有以下几个显著特点[5]：
（1）输出时钟是内部VCO（压控振荡器）自振产生，把输入参考时钟和反馈时钟的变化转化为电压信号间接控制VCO的频率范围；
（2）VCO输出频率有一定的范围，如果输入时钟频率超出这个频率，则锁相环不能锁定；
（3）LPF可以过滤输入时钟的高频抖动，其输入时钟的抖动主要来自与VCO本身以及电源噪声，而不是输入时钟带入的抖动；
（4）由于是模拟电路，所以对电源噪声敏感，在设计PCB时一般要单独的电源和模拟地。
本设计中用到的主时钟为20MHz的有源晶振产生的时钟信号进入FPGA后经内部的PLL锁相环倍频至100MHz。
使用QuartusII中的生成一个ALTPLL，过程为:
建立原理图双击左键→libraries→megafunctions→I/O→Altpll，选择Megawizardplug-In，点OK按照提示生成ALTPLL。
本设计值使用锁相环的倍频功能，模块设置图例如下图2-3所示：
图2-3锁相环模块
其中inclk0为输入时钟，c0为输出时钟。
输入时钟为20MHZ,经5倍频后输出为100MHZ。
其功能仿真如下图2-4所示。
图2-4锁相环模块功能仿真结果
2.3.2A/D转换接口模块
考虑到FPGA中并不内含A/D转换部分，必须外加转换芯片，这里选择了12位的AD转换器MAX187。
通过四根线SDO、SDI、SCLK以及采样控制信号CS与主控制芯片FPGA链接，接口设计非常简单，该款AD采样转换芯片与一般的并行AD相比大大节省了I/0引脚的开销，并且其采样速率也能够达到设计要求，完全符合本文的设计需求。
为了实现MAX187和FPGA的数据传输，本次实验用Verilog语言编写了一个12位的A/D转化接口模块。
如图2-5所示：
图2-5A/D转换接口模块图例
通讯协议采用SPI（SerialPeripheralInterface），它是一种串行（也就是说数据是一位一位的传输的）同步通讯协议，由一个主设备和一个或多个从设备组成，主设备启动一个与从设备的同步通讯，从而完成数据的交换。
SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以（单向传输时）。
也是所有基于SPI的设备共有的，它们是SDI（数据输入），SDO（数据输出），SCK（时钟），CS（片选）。
2.3.3数字PID控制算法实现
按照偏差的比例（Proportional）、积分（Integral）、微分（Derivative）进行控制的调节器（PID调节器），是连续系统中技术成熟，是应用最为广泛的一种调节器[7]。
其结构简单、参数易于调整。
在PID控制中，比例项用于纠正偏差，积分项用于消除系统的稳态误差，微分项用于减小系统的超调量，增加系统稳定性。
其核心思想是针对控制对象的控制需求，建立描述对象动态特性的数学模型，通过PID参数整定实现在比例、微分、积分三个方面参数调整的控制策略来达到最佳系统响应和控制效果。
在FPGA中实现该功能的流程为:
通过FPGA的控制信号决定状态机流程，比例系数与积分系数都由FPGA上电后给定，然后通过FPGA中FIFO存储器接口，将反馈电流值与给定值源源不断传送到FPGA中，在FPGA中通过对给定值与反馈值的误差累积作为积分系数的被乘数，并将实时的反馈值与当前给定值的误差值作为比例系数的被乘数，最终生成占空比控制数据用于输出到PWM生成模块中，控制即时输出PWM的占空比大小。
在离散系统中，PID算法的表达式为[7]：
（2-1）
式中，
为采样周期；
为系统第
次采样时刻的偏差值；
为系统第（
）次采样时刻的偏差值；
为采样序号，
。
通常把式（2-1）称为PID的位置式控制算式或位置式PID算式。
其控制原理图如图2-6所示：
图2-6PID控制原理图
如果在式（2-1）中，令
（称为积分系数）（2-2）
（称为微分系数）（2-3）
则
（2-4）
此即为离散化的位置式PID控制算法的编程表达式
考虑到第
次采样时有
（2-5）
使式（2-4）两边对应减去式（2-5）并整理得
（2-6）
式（2-6）就是PID位置算式的递推形式，其程序流程图如图2-7：
图2-7PID算法流程图
编程后生成的PID模块图例如图2-8所示：
图2-8PID模块图例
图中参数P、I、D是可调的，每次调好后只要更新原理图即可进行编译，下载，不用再进行程序的修改。
这样就大大提高了该模块的利用效率。
由于本人初学VerilogHDL语言，这个模块功能还是不能实现。
2.3.4PWM波产生模块的总体设计
与模拟控制器相比，数字方式有许多优势:
[6]
a）对噪声抵抗能力的增强，更高的模块可靠性、灵活性和易于集成和优化；
b）无需进行数模转换，使用更少的元器件，因此可以增加模块的平均无故障工作时间；
c）为了满足新要求而对设计做修改时不需要重新做电路布板，因此可以节省许多工程时间。
采用FPGA实现PWM波形的发生电路，其电路可靠性高，灵活性好同时功耗很低。
目前能够采用的方法很多，但主要是计数器法和存储查表法。
计数器法实现起来比较复杂，但是一旦实现可以很方便的根据需求改变其频率值，占空比值，移相值以及死区值等控制参数。
存储查表法反映速度很快，实现较为容易，但是存储查表法需要占用很多的资源并且修改繁琐【9】。
因此本文采用计数比较的方法来实现PWM波形的产生。
图2-9示出了PWM波形发生模块的原理框图：
图2-9PWM发生模块原理图
首先依据锁相环输出的100MHZ的主时钟作为基准时钟信号，则此模块的四路输出信号均依据此恒定的PWM信号作为基准源得到，从根本上保证了四路输出的同步性。
在生成策略上，则是对输出的每个开关周期对主时钟按照由PID模块给定的占空比数值进行计数，通过比较输出最终的四路占空比不断跟随输出反馈变化的PWM形。
生成模块图例如图2-10所示：
图2-10PWM模块生成图例
2.4小结
在本章中首先对本次设计用到的核心器件FPGA进行了选型。
接着对脉冲电源开系统的整体框架和各个模块分别进行了详细说明，并编写了各个模块相应的verilog语言程序。
第三章PWM波产生模块的具体设计
3.1PWM产生模块中各个子模块设计
PWM发生器的周期由高电平持续时间与低电平持续时间共同构成，为了改变周期，采用两个计数器来分别控制高电平持续时间和低电平持续时间。
计数器可采用可并行加载初始值的N位减法计数器。
设定：
当要求的高电平时间以初始值加载到第一个减法器中后，减法器开始减计数，计数到1时自动停止，同时启动第二个记录低电平持续时间的计数器计时。
当第二个减法计数器也减计到1时，计数器自动停止。
这样就完成一个脉冲的输出，而这个脉冲的周期控制完全可以在计数器的初始值中进行有效的设定，以达到脉冲周期可调的目的。
为了控制脉冲个数的输出，在脉冲输出通道上设计一个数量控制计数器，对脉冲个数进行计数，当计到要求输出个数时，完成输出并给出一个done信号作为该模块工作完成的标志信号【10】。
脉冲发生器设计框图如图3-1所示。
图3-1PWM发生器的原理图
引脚信号说明：
start信号：
启动信号。
reset信号：
系统复位信号。
inclk0信号:
系统时钟信号。
high信号:
高电平持续时间初值。
low信号:
低电平持续时间初值。
num信号：
个数控制寄存器初始值。
output信号：
脉冲输出信号。
初始化时为低。
done信号：
脉冲输出完的标志信号。
下面分别介绍本设计FPGA中主要的几个模块：
倍频模块、高电平计数器模块、低电平计数器模块、数量控制计数器模块，FPGA中主要模块连接示意图如图3-2所示：
图3-2FPGA中主要模块连接示意图
PWM波生成模块的工作流程图如下图3-3所示：
图3-3PWM模块工作流程图
3.1.1锁相环（PLL）模块
本设计值使用锁相环的倍频功能，模块设置图例如下图3-4所示：
图3-4锁相环模块
3.1.2高电平减计数器模块
为了产生所需要时间的高电平，可以利用一个可预置数的减法计数器来达到目的，计数器设计分为两个部分，一部分是可预置数的自控制减法计数器；
另一部分是减法计数器工作完成后的检测系统，检测到计数器工作完成后输出一个时钟周期宽的脉冲作为计数器工作完成信号，并可作为下一个计数器工作的启动信号。
本文设计了四路和两路高电平计时减计数器模块，其原理图模块如图3-5和3-6所示。
图3-5四路高电平减计数器模块原理图
图3-6两路高电平减计数器模块原理图
高电平减计数器模块工作流程图如图3-7所示：
图3-7高电平减计数器模块工作流程图
3.1.3低电平减计数器模块
为了产生所需要时间的低电平，可以利用一个可预置数的减法计数器来达到目的，计数器设计分为两个部分，一部分是可预置数的自控制减法计数器；
另一部分是减法计数器工作完成后的检测系统，检测到
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