三输入或门版图设计的教程文件Word下载.docx

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就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。

HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。

由于HSpiceA/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一的模拟电路或数字电路，而且可以有效、完善地仿真模拟和数字混合电路。

经过多年的改版，HSpiceA/D以其强大的功能及高度的集成性而成为先进最受欢迎的电路仿真软件。

1.2设计目标

1.用MOS场效应管实现三输入或门电路。

2.用tanner软件中的原理图编辑器S-Edit编辑三输入或门电路原理图。

3.用tanner软件中的W-Edit对三输入或门电路进行仿真，并观察波形。

4.用tanner软件中的L-Edit绘制三输入或门版图，并进行DRC验证。

5.用W-Edit对三输入或门的版图电路进行仿真并观察波形。

6.用tanner软件中的layout-Edit对三输入或门进行LVS检验观察原理图与版图的匹配程度。

2三输入或门电路原理图编辑

2.1电路结构

用CMOS实现三输入或门电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，三个NMOS管的源极与衬底相连接低电平；

原理图如图2.1所示。

图2.1与非门电路的原理图

其工作原理为：

当A=0,B=0,C=0时，Y=0；

当A=0,B=0,C=1时，Y=1；

当A=0,B=1,C=0时，Y=1；

当A=0,B=1,C=1时，Y=1；

当A=1,B=0,C=0时，Y=1；

当A=1,B=0,C=1时，Y=1；

当A=1,B=1,C=0时，Y=1；

当A=1,B=1,C=1时，Y=1；

及当输入A,B,C都为0时，与其相连的PMOS管导通，与其相连的NMOS管截至，与GND相连的NMOS导通，输出为GND的值；

当输入A=0，B=0，C=1时，与C相连的NMOS管导通，输出为C的值；

当输入A=0，B=1，C=0时，与B相连的NMOS管导通，输出为B的值；

当输入A=0，B=1，C=1时，与B,C相连的NMOS管导通，输出为B或者C的值；

当输入A=1，B=0，C=0时，与A相连的NMOS管导通，输出为A的值；

当输入A=1，B=0，C=1时，与A,C相连的NMOS管导通，输出为A或者C的值；

当输入A=1，B=1，C=0时，与A,B相连的NMOS管导通，输出为A或者B的值；

当输入A=1，B=1，C=1时，与A,B,C相连的NMOS管导通，输出为A或者C或者B的值；

2.2三输入或门电路仿真观察波形

给三输入或门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；

波形图如下图2.2所示。

图2.2三输入或门电路输入输出波形图

2.3三输入或门电路的版图绘制

用L-Edit版图绘制软件对三输入或门电路进行版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；

版图和输出结果如图2.3所示。

图2.3三输入或门电路版图及DRC验证结果

2.4三输入或门版图电路仿真观察波形

同或门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；

波形如下图2.3所示。

图2.4三输入或门电路版图输入输出波形图

三输入或门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。

2.5LVS检查匹配

用layout-Edit对三输入或门进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查三输入或门电路原理图与版图的匹配程度；

输出结果如下图2.5。

图2.5三输入或门电路LVS检查匹配图

总结

通过这次课程设计，学习使用一个新工具——tanner软件。

并使用tanner软件对三输入或门模拟电路进行了绘制，并其电路进行了仿真。

在此过程中对IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。

典型的模拟电路的设计借助典型器件特性的探讨、运用tanner软件对模拟电路的原理图进行绘制，并进行了电路仿真，熟悉了tanner在此方面的应用，对这两个软件有了更深刻的了解。

这次课程设计，学习了新软件，对其从一无所知到了解，这其中遇到了许多问题。

在用tanner绘制版图时由于对其结构不是特别熟悉导致出现问题。

PMOS要使用Pselect,Nwell。

NMOS要使用Nselect。

以至于浪费了挺多时间。

以后在学习的过程中一定要把理论知识掌握熟练，再进行实践。

总的来说这次课程设计还是很有意义的，对自己专业也有了更深的了解。

同时，学会了电路版图的绘制及仿真。

在此次课程设计中也遇到了很多问题，多亏老师的指导和同学的帮助，能够按时完成设计。

参考文献

[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.

[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.

附录一：

版图网表

*CircuitExtractedbyTannerResearch'

sL-EditVersion9.00/ExtractVersion9.00;

*TDBFile:

C:

\Users\Administrator\Desktop\LJB\layout\Layout2.tdb

*Cell:

Cell0Version1.80

*ExtractDefinitionFile:

..\..\tanner\LEdit90\Samples\SPR\example1\lights.ext

*ExtractDateandTime:

07/05/2013-10:

26

.includeC:

\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md

*Warning:

LayerswithUnassignedAREACapacitance.

*<

PolyResistorID>

Poly2ResistorID>

NDiffResistorID>

PDiffResistorID>

PBaseResistorID>

NWellResistorID>

LayerswithUnassignedFRINGECapacitance.

PadComment>

Poly1-Poly2CapacitorID>

LayerswithZeroResistance.

NMOSCapacitorID>

PMOSCapacitorID>

*NODENAMEALIASES

*9=Y（74,-12）

M12Y18PMOSL=5uW=5u

*M1DRAINGATESOURCEBULK（63.5-3.568.51.5）

M2Y678PMOSL=3uW=5u

*M2DRAINGATESOURCEBULK（29.5-3.532.51.5）

M37458PMOSL=3uW=5u

*M3DRAINGATESOURCEBULK（18-3.5211.5）

M45328PMOSL=3uW=5u

*M4DRAINGATESOURCEBULK（7-3.5101.5）

M5YY1YNMOSL=5uW=5u

*M5DRAINGATESOURCEBULK（63.5-24.568.5-19.5）

M6Y6YYNMOSL=3uW=5u

*M6DRAINGATESOURCEBULK（29.5-24.532.5-19.5）

M7Y4YYNMOSL=3uW=5u

*M7DRAINGATESOURCEBULK（18-24.521-19.5）

M8Y3YYNMOSL=3uW=5u

*M8DRAINGATESOURCEBULK（7-24.510-19.5）

*TotalNodes:

9

*TotalElements:

8

*TotalNumberofShortedElementsnotwrittentotheSPICEfile:

0

*ExtractElapsedTime:

0seconds

.END

附录二：

电路图网表

*SPICEnetlistwrittenbyS-EditWin327.03

*WrittenonJul5,2013at10:

20:

01

.include"

C:

\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md"

VddVddGnd5

VAAGndPULSE（05010n10n50n100n）

VBBGndPULSE（05010n10n50n100n）

VCCGndPULSE（05010n10n50n100n）

.tran/op10n200nmethod=bdf

.printtranv（A）v（B）v（C）v（Y）

*Waveformprobingcommands

*.probe

.optionsprobefilename="

D:

\xuexi\LJB\dianlu\Module0.dat"

+probesdbfile="

\Users\Administrator\Desktop\LJB\dianlu\1003040101lu.sdb"

+probetopmodule="

Module0"

*Maincircuit:

Module0

M1N11BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M2N11AGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M3N11CGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M4YN11GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M5N18AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M6N17BN18VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M7N11CN17VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M8YN11VddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

*Endofmaincircuit: