后端面试时序分析Word文档格式.docx
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为了正确表述电路的功能，我们需要对保持时间做调整，应在Ons时刻做保持
时间的检查。
正确的约束如下：
Set_multicycle_path-hold5-o[get_pinsC_reg[*]/D]
保持时间分析提早了5个周期。
相应的电路中的加法器允许的延迟也变成为:
^hold^uncertainty'
^adder'
-
相应的电路可以修改成图5的结构进行实现
Section2:
多周期进阶，体现水平的时候到了
面试官觉得我回答的可以，于是深入继续问，如果上面的电路2个寄存器的
CLK不是同频，但是，是同步，又应该怎么考虑？
如图6的电路。
就是launch
CLK和captureCLK是不一样的CLK，且满足下式：
3*clk1>
Tde/ay>
2*clk1
qiq2
CLKl（p=5ns）CLK2（p=15ns）
图6
当时，我就不假思索的写下了下面的SDC，但是答案却是错误的。
（根据他的
耐心引导，最终还是没搞定）
set_multicycle_path-setup3-fromclk1-toclk2set_multicycle_path-hold2-fromclk1-toclk2解释面试官的题目之前，我们先看一下set_multicycle_path这个SDC命令的
其他选项的意思
set_multicycle_path
[-setup|-hold]
[-start|-end]
[-fromfrom」ist]
[-toto_list]
[-throughthrough」ist]
-Setup和-hold用于说明多周期路径是用在建立时间检查还是用在保持时间检查。
-Start和-end用于说明多周期路径依赖于startclock还是依赖于endclock。
注意-start和-end。
在设置multicycle_path的过程中，一定要注意是startclock是多周期，还是endclock多周期。
这关系到时序分析的正确性。
默认情况下
set_multicycle_path对建立时间的分析是设置endclock为多周期，对保持时间分析师设置"
startclock为多周期。
也就是说，上面的SDC等价于
set_multicycle_path-setup3-fromclk1-toclk2
Set_multicycle_path-setup3-fromclk1-toclk2-end
set_multicycle_path-hold2-fromclk1-toclk2
set_muIticycle_path-hold2-fromclk1-toclk2-start
那么根据这个SDC，DC的建立时间和保持时间check点就变成下面图7所示。
可以看到保持时间检查是startclk的多周期就是CLK1。
建立时间检查是endclk的多周期就是clk2。
但是，保持时间检查明显错了。
CLK1
-hold2-start
17
-setup3-end
图7
为了获取正确的检查点，更正所示：
SDC，获得建立时间和保持时间检查点变成图8
set_multicycle_path-setup3-fromclkl-toclk2-endset_multicycle_path-hold2-fromclk1-toclk2-end
CLK2
-setup3-end
我相信将来大家可能还会碰到图9的面试题，区别在于CLK1是慢时钟，CLK2是快时钟。
且满足下式：
7^eiay>
ql
no
fTl-
1nir1
>
c//t
Q
CLKl（p=15ns）CLK2（p=5ns）
图9
如果SDC写出下面的形式，建立时间和保持时间检查点会奇葩的变成图10所
示。
set_multicycle_path-setup3-fromclkl-toclk2set_multicycle_path-hold2-fromclk1-toclk2
图10
为了获得正确的timing检查点，修正SDC如下，timingcheck点变成图11所示：
总结
面试官问问题，总是由浅入深，慢慢引导我们。
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