计算机组成原理复习资料Word下载.docx

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3、总线结构（单总线结构、双总线结构、三总线结构）*

4、总线控制（判优控制&

通信控制）*

三、存储器

1、分类与性能评价*

2、层次结构与局部性原理

3、主存*

4、缓存（Cache）*

5、汉明码*

注：

1、*为老师划的考试重点（可能会讲的有点啰嗦）

2、由于计算机组成原理要讲的太多，写的也太多，所以提前做成文档，减少板书量，同时避免字太丑导致的尴尬与不理解（我太机智了！

）

3、本份资料仅使用于本周五下午第一次大讲堂，第二次资料正在整理当中，估计还要几天（awsl！

也可能没有，因为我整理这个都快自闭了·

·

4、可能资料中有口头语，也是为了便于理解，要是和书上一模一样太过死板，整理就失去了意义，所以还请大家多多包涵！

5、由于这份复习资料是本人按照自己的理解进行的整理与总结，可能会出现不足之处或者错误，希望同学们发现之后能够在本周三晚上8点之前联系我进行更改，谢谢大家！

2、冯诺依曼计算机特点

简单说，一个部件为中心，实现五个部件互联的星型结构。

*五大部件组成：

运算器，控制器，存储器，输入设备，输出设备

*指令和数据以同等地位存储在存储器里，按地址寻访

P.S

A、指令和数据咋区分？

不同时间段，不同地址来源。

B、按地址寻访怎么理解？

首先访什么？

访存储单元。

存储单元怎么访？

每个存储单元都有编号，即地址号。

也就是访存储单元地址号，因为指令和数据都放在存储单元里哇。

*指令和数据用二进制表示

*指令由操作码和地址码组成

操作码表示操作性质，也就是告诉你要干啥；

地址码表示操作数的位置，也就是告诉你上哪儿找操作数进行操作。

这里插一句，地址码有很多种类型，0地址，1地址，2地址·

每部分地址分为寻址特征+形式地址。

*存储程序，顺序存放

*运算器为中心

3、技术指标

*机器字长——CPU一次能处理数据的位数

*存储容量——存储单元个数*存储字长

芯片容量为2K*8位

多少存储单元？

每个存储单元存储字长多少？

存储单元由啥决定？

存储字长由啥决定？

1K？

1M？

1G？

1T？

自己想一想叭。

*运算速度——MIPS，CPI，FLOPS

总线：

连接各个部件的公共传输线，共享传输介质

其实早期连接方式是分散连接，就是各连各的，乱七八糟，十分复杂，可见要是增删设备会相当恶心。

特性：

*功能特性

*机械特性

*电气特性：

信号传输方向，电平有效范围

*时间特性：

分时占用总线，时序关系

一发一收可以，一发多收可以；

多发一收不可以，多发多收不可以；

即任意时刻只允许有一个主设备发送数据，信息唯一性。

这里可以思考一下，为什么三态门需要三态？

为啥不能两态？

2、分类

连接芯片内部ALU和各种寄存器——片内总线

连接计算机部件——系统总线

*DB——双向，传输数据信息

*AB——单向，指出地址

*CB——可单可双，协调总线使用权

连接计算机系统——通信总线

3、总线结构

*单总线

优点：

I/O与主存交换信息不影响CPU；

控制简单；

便于增删设备

缺点：

总线冲突，需要判优，速度哇！

*双总线

易于增删设备

I/O设备与主存交换信息都要经过CPU，效率哇！

提高传输效率，减轻系统总线负担，

I/O设备与存储器交换信息不经过CPU

提议：

如果把速率不同设备再进行分类，连接到不同通道会更高

通道解放了CPU，有自己的通道命令，但是听CPU的。

*三总线

不讲了，第五章再说吧！

4、总线控制

思考要控制啥？

想象现在有很多主设备提出申请，你要判优！

决定让谁拥有总线使用权——判优控制。

想象一个主设备和它的从设备脱颖而出，你要安排他们通信，啥时候开始，啥时候结束，以及通信中的协调配合——通信控制。

A、判优控制

按照控制逻辑的分布情况，分为集中式和分布式。

集中式分为：

链式查询、计数器定时查询、独立请求方式。

方便扩充设备

敏感、优先级低的设备很难获得请求

优先次序可变，没那么敏感

复杂

速度快，优先次序控制灵活

线多，复杂

B、通信控制

总线周期：

申请分配、寻址、传数、结束

*同步通信——定宽定距时标，强制性！

*异步通信——握手交互

不互锁、半互锁、全互锁

*半同步——同步+异步，WAIT

*分离——总线无空闲，用完就放

每个模块都能提出申请；

同步方式；

准备数据不占用；

占用不空闲。

1、分类与性能评价

*存储容量=存储单元个数*存储字长

*存储速度：

存取时间（读出写入），存取周期（读写）

*存储器带宽：

单位时间存储器存取信息量

SRAM和DRAM原理？

分别制作什么？

谁需要刷新？

为啥？

2、层次性结构与局部性原理

局部性原理：

时间局部性、空间局部性

内存中某一地址范围程序和数据在某一时刻被访问，下一时刻，该范围内的程序和数据仍会以很大概率被访问。

我们知道，存储器三个主要特性是：

速度、容量、位价。

当然追求速度快、容量大、位价低的存储器，然而现实很骨感：

容量大速度就慢，速度快位价就高，这可咋整？

利用局部性原理——选择不同容量、速度、位价存储器构成层次结构。

简单来说，把经常用的信息放到速度快，容量小的存储器；

全部信息存放在速度慢、容量大的存储器。

3、主存

*结构

主存=存储体+MAR+MDR+译码驱动+读写电路+控制电路

MAR,MDR集成在CPU芯片中；

其他集成在存储芯片中

P.S

存储体、存储单元、存储元件？

MAR存放什么？

MDR存放什么？

他们分别决定什么？

为什么他们集成在CPU芯片？

译码驱动几种方式？

存储芯片和CPU芯片通过三总线相连

存储芯片具体构成？

如何一层一层剖析？

*与CPU的连接

A、容量有限，需要拓展——字、位

字拓展——增加存储字

位拓展——增加存储字长

B、关键连接三总线

怎么连？

CPU如何实现对存储单元访问？

片选+字选（分别怎么思考？

C、主要步骤

@写地址范围或确定容量

@确定芯片

@分配三总线

用例题说明一切更加有力！

（书上P95例4.14.2）

*提高访存速度方法

寻找高速元件、采用层次结构、调整主存结构（单体多字，多体并行）。

特点：

一个存取周期从同一个地址取多条指令，逐条送至CPU执行。

程序体内地址顺序存放，存满一个再存下一个，便于存储器扩充；

高位地址表示体号，低位地址表示体内地址；

容易冲突。

交叉编址，同一存储体地址不连续；

高位地址表示体内地址，低位地址表示体号；

冲突小。

4、缓存（CACHE）

*背景：

CPU快，I/O多

解决主存与CPU速度不匹配问题；

解决CPU与I/O访存冲突问题；

解决CPU空等问题

简单说，把经常用的东西放到身边就是缓存。

*工作原理：

（细讲这张图，看起来麻烦，其实很简单）

CPU传送的是什么地址？

CACHE地址格式？

主存地址格式？

如何进行两者的映射变换？

（直接、全相联、组相联怎么透彻理解？

替换算法？

大致流程？

*CACHE读写方式

写直达和写回在命中与不命中情况下如何处理？

读、写核心分别是什么？

5、汉明码

思考：

几位汉明码？

位置在哪儿？

如何取值？

配奇配偶

如何检验纠错？

用例题说明更加有力！

（书上P102例4.44.5）