AT91SAM9260数据手册Word文件下载.docx
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VDDIOM允许两个电压范围。
这就使得无论外部存储模块是1.8H还是3.3V时，该设备均能达到其最大速度。
SDCK管脚的最高速度为100M，其他信号（包括控制线、地址线、数据线）均不能超过50MHz。
（1.8V上有30pF，3.3V上有50pF电容）
输入电压范围是由矩阵用户接口（MatrixUserInterface）内的芯片配置寄存器（ChipConfigurationregisters）所决定的。
复位时，缺省的电压是3.3V，此时，芯片能同时接受1.8和3.3V的输入，但是如果VDDIOM电源是1.8v，此时该设备就无法达到最高速。
因此用户必须在SlowClock模式下设置EBI电压范围。
6、I/O口线事宜
6.1JTAG端口引脚
TMS、TDI和TCK是施密特触发器输入且无上拉电阻
TDO和RTCK是输出，输出电压可以达到VDDIO0，且无上拉电阻
当JTAGSEL引脚维持高电平（接到VDDBU）时被用作JTAG边界扫描。
此引脚集成了一个连接与GNDBU的15K欧姆的下拉电阻。
所以正常运行时可以悬空。
NTRST信号见6.3
所有的JTAG信号均是由VDDIOP0供电的。
6.2测试引脚
当测试引脚（TST）维持高电平时被用作生产测试目的。
次引脚集成了一个连接与GNDBU的15K的永久下拉电阻，所以正常运行时，该管脚可以悬空。
当以高电平驱动此引脚时将导致难以预料的结果。
该引脚由VDDBU供电。
6.3复位引脚
NRST是一个双向管脚，该管脚的开漏输出集成了一个不可编程上拉电阻。
该管脚由VDDIOP0供电。
NTRST是一个输入管脚，该管脚对JTAG的TestAccessPort进行复位。
该管脚对处理器没有影响。
如果产品已经集成了上电复位单元，该单元处理了的处理器和JTAG的复位，那么NRST和NTRST可以被悬空。
NRST和NTRST均集成了一个到VDDIOP0的上拉电阻。
NRST信号嵌于边界扫描中。
6.4PIO控制器
所有的I/O口线都集成了一个可编程的上拉电阻，PIO控制器可以对每个I/O口线的上拉电阻进行控制。
复位后，所有的I/O口均为输入状态，且上拉电阻使能。
除了那些在复位时要求和外部总线接口信号多路复用的I/O口线被使能为外设。
具体可参见《PIOControllerMultiplexing》的“ResetState”栏。
6.5I/O线驱动能力
每个PIO管脚均有很强的驱动能力（长期16mA），除了PC4~PC31由VDDIOM供电的之外。
6.6掉电逻辑管脚
SHDN管脚是一个输出管脚，该管脚由掉电控制器驱动
WKUP（唤醒管脚）是一个输入管脚。
它仅接受0~VDDBU之间的电压信号。
6.7慢速时钟选择
AT91SAM9260的慢速时钟即可由外部的32.768kHz的晶振产生也可由片内RC振荡器产生。
表6-1定义了OSCSEL管脚的状态
表6-1慢速时钟选择
OSCSEL
慢速时钟
启动时间
内部RC
240us
1
外部32.768kHz
1200ms
7、处理器与体系结构
7.1ARM926EJ-S处理器
●基于ARMv5TEJ体系结构，带JazelleJava加速技术的RISC处理器
●两套指令集
⏹ARM高性能32位指令集
⏹Thumb高编码密集度16位指令集
●DSP指令扩展
●5级流水线体系结构
⏹指令获取（F）
⏹指令解码（D）
⏹指令执行（F）
⏹数据存储（M）
⏹寄存器写（W）
●8K字节的高速数据缓存，8K字节的高速指令缓存
⏹地址映射方式采用四路组相联的映像和变换方式（Virtually-addressed4-wayAssociateveCache）
⏹每个Cache块8个字
⏹采用写通和写回操作
⏹采用随机替换算法或轮转法更新缓存条目
●写缓冲
⏹主写缓冲具有16个字的数据缓冲和4个字的地址缓冲
⏹写回类型的数据Cache具有8个字的入口以及单独的地址入口
⏹SoftwareControlDrain
●标准的ARMV4和V5存储器管理部件（MMU）
⏹节存取权限
⏹对每四分之一的大页或小页的存取权限能被明确指定
⏹16个内嵌的域
●总线接口单元（BIU）
⏹AHB请求的仲裁和调度
⏹分离的主控（针对指令和数据访问）为矩阵系统提供完善的灵活性
⏹完全分离的地址和数据总线（针对32位的指令接口和32位的数据接口）
⏹在地址和数据总线上，数据可以是8位、16位或32位的。
7.2总线矩阵
●6层的矩阵，能处理6个主机的请求
●可编程的仲裁策略
⏹固定优先级的仲裁策略
⏹循环仲裁策略，包括无缺省主控、最近一次访问的主控设备、固定缺省主控设备
●突发传输策略
⏹限制间隔（字节数）的突发信号传输
⏹未定长度的突发信号传输
突发操作定义为一个或多个数据传输，由总线主机发起，在地址空间增加时传输宽度保持一致。
每次传输增加的地址步长由传输大小决定。
●每个主控提供一个地址解码器
⏹三个不同的从控可以被指定给每一个解码的存储区域：
一个用于内部启动；
一个用于外部启动；
一个在重映射后
●启动模式选项
⏹非易失的启动存储器可以是内部的，也可以是外部的
⏹根据复位时的BMS引脚的电平决定启动选项
●重映射命令
⏹允许一个内部SRAM通过重映射代替启动非易失性存储器
⏹允许异常向量的动态配置处理
●矩阵主机：
⏹ARM926指令
⏹ARM926数据
⏹PDC
⏹USB主DMA
⏹ISI控制器
⏹以太MAC
●矩阵从机
⏹内部SRAM04K
⏹内部SRAM14K
⏹内部ROM/USB主机用户接口
⏹外部总线接口
⏹内部外设
●主机访问从机：
通常来讲，所有的主机均能访问到所有从机，但有些路径是不通的。
7.3外设DMA控制器
●作为总线矩阵的主机
●在没有处理器干预的情况下从外设转存到任何存储空间或从任何存储空间转存到外设
●下一个指针支持，禁止对缓冲管理进行强制约束
●22个通道
7.4调试和测试特征
●ARM926实时在线仿真器
⏹两个实时检测点单元
⏹两个独立的寄存器：
调试控制寄存器和调试状态寄存器
⏹可通过JTAG协议访问的测试存取端口
⏹调试通信通道
●调试部件
⏹两线UART
⏹调试通信通道中断处理
⏹芯片ID寄存器
●所有数字引脚上的IEEE1149.1JTAG边界扫描
8、存储器
总线矩阵完成的第一级的地址解码。
译码将4G的地址空间分成16个256M的区域，区域1~区域8通过片选信号EBI_NCS0~EBI_NCS7指向EBI。
区域0是为内部存储器地址，第二级译码提供1M字节内部存储空间。
区域15为外设地址，且提供对高级外设总线（APB）的访问。
其它区域未使用，使用它们进行访问时将向发出访问请求的主机发出异常中断。
每个主机均有自己的总线与相应的解码器，因此对于不同的主机允许拥有不同的内存映射。
但是，为简化映射起见，所有的主机均拥有类似的解码方式
对于主机0和主机1（ARM926指令与数据），在地址0x00映射有三个不同的从机，一个用于内部启动，一个用于外部启动，另一个用于重映射。
8.1内部存储器
●32KBROM
⏹全速矩阵总线下，单周期访问
●2块4KB快速SRAM
8.1.1启动策略
表8-1简要说明了每个主机的内部内存映射与复位时Remap状态与BMS状态之间的关系。
重映射前（REMAP=0）
重映射后REMAP=1
BMS状态
X
0x00
ROM
EBI-NCS0
SRAM04K
系统总是从地址0x00启动的，为确保启动方式的最大数量，内存布局可由如下两个参数确定。
为便于开发，REMAP允许用户将第一块内部SRAM映射到地址0x00。
该操作是在系统启动后通过软件执行的。
具体可参见“总线矩阵”一节
当REMAP=0时间，BMS允许用户ROM或外部存储器映射到地址0x00。
具体由复位状态下的BMS管脚的状态决定。
正是由于这个目的，内部存储器的0x00~0x0FFFFF预留。
●BMS=1，从内嵌ROM启动
⏹在低速时钟下启动（片内RC或32.768kHz）
⏹自动波特率检测
⏹将应用从外部存储器中下载内部SRAM中，并执行
⏹下载的代码长度决定于内嵌的SRAM长度
⏹自动进行有效代码检测
⏹非易失性存储器中的Bootloader
◆连接在NPCS0、NPCS1的SPIDataFlash（SPI0）
◆8位或16位NANDFlash
⏹如果在外部的非易失性存储器中未检测到有效程序，则采用SAM-BA启动
◆DBGU上的串行通信
◆USB设备端口
●BMS=0，从外部存储器启动
⏹采用静态内存控制器的缺省配置启动，模式采用“字节选择”，16位数据总线，采用片选信号进行读写控制。
允许在16位非易失性存储器上启动。
⏹客户编写的软件必须完成一个完整的配置
当在32kHzEBICS=0（BMS=0）时，为了加速启动过程，用户必须执行以下步骤：
●编程PMC（主振荡器使能或旁路模式）
●编程并启动PLL
●重编程SMC设置，周期，保持，CS0的模式定时寄存器以适应新时钟
●主时钟切换新值
8.2外部存储器
外部存储器是通过EBI总线访问的。
每个片选信号均有256M字节的访问空间。
8.2.1外部总线接口
●集成了三个外部存储器控制器
⏹静态存储器控制器
⏹SDRAM控制器
⏹ECC控制器
●NANDFlash的附加逻辑
●32位数据总线
●26位地址总线（64M）
●8个片选信号，分配如下：
⏹静态存储控制器（NCS0）
⏹SDRAM或静态存储控制器（NCS1）
⏹静态存储控制器（NCS2）
⏹静态存储控制器（NCS3），可选择支持NANDFlash
⏹静态存储控制器（NCS4～NCS5），可选择支持CompactFlash
⏹静态存储控制器（NCS6～NCS7）
8.2.2静态存储器控制器
●8-，16-，32-bit数据总线
●多种访问模式
⏹字节写或字节选择线
⏹页模式的异步读取（每页4～32字节）
●各种设备的适应能力
⏹兼容LCD模块
⏹针对各个存储器块，可编程的控制信号，包括：
启动、脉冲、保持时间
●各种等待状态管理
⏹可编程等待状态产生
⏹外部等待请求
⏹可编程数据流动等待
●支持慢时钟模式
8.2.3SDRAM控制器
●支持设备
⏹标准、低功耗的SDRAM（移动SDRAM）
●多种配置支持
⏹2K、4K、8K行地址内存
⏹2个或4个内部SDRAM区
⏹16位或32位数据的SDRAM
●编程性能
⏹字、半字、字节访问
⏹到了存储器边界自动分页
⏹多组Ping-pong访问
⏹软件确定定时参数化
⏹自动更新操作，可编程更新速率
●节能能力
⏹支持自刷新、掉电、深度掉电模式
⏹故障检测：
更新故障中断
⏹软件上电初始化SDRAM
⏹支持CAS等待时间（1、2、3个时钟）
⏹未使用自动预充电命令
8.2.4纠错码控制器
●通过相应的片选信号触发，跟踪NANDFlash设备的访问
●单位错误纠正以及2位随机错误检测
●在写入时，自动进行汉明码计算
⏹ECC编码在某个寄存器中
●在读取时，自动进行汉明码计算
⏹错误报告：
包括错误标记、可纠正错误标记以及检测到错误的字地址
⏹支持8位、16位NANDFlash设备（每页可包含512、1024、2048、4096字节）
9、系统控制器
系统控制器是由一系列外设组成，这些外设控制了系统的关键部件，如电源、复位、时钟、定时器、中断、看门狗等等。
系统控制器的用户界面内嵌了用以配置总线矩阵的寄存器以及用以芯片配置的寄存器。
这些芯片配置的寄存器配置了EBI的片选信号与外部内存的电压范围。
系统控制器的外设均映射到了最高的16K字节的地址空间，从0xFFFFE800到0xFFFFFFFF。
由于，所有的系统控制器的寄存器均映射到了地址空间的最高层。
因此，同于哦一个标准的ARM指令，系统控制器的所有寄存器可通过一个指针实现（Load/Store指令）
图9-1，显示了系统控制器的方框图，图8-1显示了系统控制器外设用户接口的映射。
9.1方框图
9.2复位控制器
●基于两个上电复位单元
⏹一个在VDDBU、另一个在VDDCORE
●上次复位的状态，包括正常复位（VDDBU上升）、唤醒复位（VDDCORE上升）、软件复位、用户复位和看门狗复位。
●控制内部复位和NRST管脚输出
⏹允许输出复位信号用以复位外部设备
9.3掉电控制器
●掉电和唤醒逻辑
⏹软件可编程的SHDN管脚
⏹可通过WKUP引脚电平变化以及RTT（实时定时器）实现唤醒
9.4时钟发生器
●内嵌一个低功耗32.768kHz的低速时钟振荡器以及一个低功耗RC振荡器。
具体可通过OSCSEL信号进行选择
⏹为系统提供了一个永久的低速时钟SLCK
●内嵌主振荡器
⏹提供了振荡器旁路功能
⏹支持3~20MHz的晶振
●内嵌两个PLL
⏹PLLA输出80～240MHz时钟
⏹PLLB输出70～130MHz时钟
⏹两者均集成了一个输入分频器用以增加输出精度
⏹PLLB内嵌有自身的滤波器
9.5电源管理控制器
●提供如下时钟：
⏹处理器时钟（PCK）
⏹主控时钟（MCK）,为所有的外设和内存提供的时钟
⏹USB设备时钟（UDPCK）
⏹独立的外部时钟，一般与MCK相同
⏹2个可编程时钟输出:
PCK0、PCK1
●5种灵活的工作模式：
⏹正常模式（Normal）：
处理器与外围设备均工作在设定的工作频率
⏹空闲模式（IDLE）：
处理器停止运行，等待中断
⏹慢速模式（SLOW）：
处理器与外围设备以低频运行
⏹等待模式（Standby）：
IDLE与BACKUP模式的混合，外围设备以低速运行，而处理器停止运行以等待中断
⏹备份模式（Backup）：
主电源断电，VDDBU以电池供电
9.6周期性间隔定时器
●包括一个20位的周期计数器，其精度小于1us
●包括一个12位间隔覆盖计数器
●适用于实时操作系统、Linux或WindowsCE节拍的生成
9.7看门狗定时器
●16位键保护（Key-protected），只可一次编程的计数器
●为避免软件进行死锁后持续触发看门狗，WDT重新加载必须当计数器指定窗口范围内才能发生。
（0～WDD）
9.8实时定时器
●32位独立运行的备份计数器
●在低速时钟上集成了16位可编程分频器
●通过掉电控制器，告警寄存器产生了系统的唤醒信号
9.9通用的备份寄存器
●4个32位的通用备份寄存器
9.10增强的中断控制器
●控制ARM处理器的中断线（nIRQ与nFIQ）
●32个可独立屏蔽的中断源向量
⏹中断源0为快速中断（FIQ）
⏹中断源1为系统外设（PIT、RTT、PMC、DBGU、等等）
⏹可编程的边沿触发或电平敏感的内部中断
⏹可编程的正/负边沿触发或高/低电平敏感
●3个外部源以及快速中断信号
●8级优先级控制器
⏹驱动处理器正常中断
⏹处理1～31个中断源的优先级
⏹高优先级中断可打断低优先级中断的执行
●定向
⏹优化中断服务程序分支与执行
⏹每个中断源有一个32位向量寄存器
⏹中断向量寄存器读取当前相应的中断向量
●保护模式
⏹禁止自动操作可简化调试
●快速强制
⏹允许通过处理器快速中断将正常中断源重定向
9.11调试单元
●有两部分功能组成
⏹2管脚的UART
⏹支持调试通信通道（DCC）
●2管脚的UART
⏹其实现特征与标准Atmel的USART完全兼容
⏹有通用可编程波特率发生器的独立接收器与发送器
⏹奇、偶、标志或空校验
⏹奇偶校验、帧及溢出误差检测
⏹自动回应、本地回环以及远程回环通道模式
⏹支持与接收器/发送器相连的两个PDC（PeripheralDataController）通道
●支持调试通信通道
⏹通过ARM处理器的ICE接口，提供了COMMRX和COMMTX信号中断触发的可见性。
9.12芯片ID
⏹ChipID:
0x019803A2
⏹JTAGID:
0x05B1303F
⏹ARM926TAPID:
0x0792603F
10、外设
10.1用户接口
外设被映射到从0xFFFA0000到0xFFFCFFFF之间。
每个外设占用了16k字节的空间。
完整的内存映射图间图8-1
10.2标识符号
10.2.1外设中断与时钟控制
10.2.1.1系统中断
中断源1中的系统中断是如下一些中断信号的线或（wired-OR）
●SDRAM控制器
●调试单元
●周期性间隔定时器
●实时定时器
●看门狗定时器
●复位控制器
●电源管理单元
这些外设的时钟必须被激活，此外，外设ID1只有在增强中断控制器中才能被使用
10.2.1.2外部中断
所有的外部中断，包括快速中断FIQ或IRQ0~IRQ2，使用各自独立的外设ID。
然而这些外设ID没有相关联的时钟控制器。
10.3I/O线的外设复用
AT91SAM9260有3个PIO控制器（PIOA、PIOB、PIOC），这些IO线与外设复用。
每个PIO控制器控制了32个管脚。
每个管脚可具有1个或2个外设的功能（A或B）。
Table10-2、Table10-3和Table10-4定义了各个PIO口是如何与各个外设进行复用的。
注意，某些只有输出功能的外设功能可能在表中重复定义。
列“复位状态”指示PIO管脚复位后是处于IO模式或是外设模式。
假如是I/O模式，该PIO管脚处于输入状态（上拉使能）。
结果，PIO_PSR寄存器中与IO线的对应位复位为0。
假如“复位状态”列中是信号的名字，该PIO管脚被指定为该功能，并且PIO_PSR复位为高状态（地址线）。
注意，在这种情况下，上拉电阻还是被使能的。
10.4内嵌外设
10.4.1SPI接口
Ø
支持与串行外设通信
⏹外部解码器有四个片选位，最多支持与15个外设通信
⏹串行存储器，如DataFlash以及三线EEPROM
⏹串行外设，如ADC/DAC/LCD控制器、CAN控制器以及传感器
⏹外部协处理器
主机或从机外设总线接口
⏹每个片选8位到16位可编程数据长度
⏹每个片选可编程极性和相位
⏹每个片选可在连续传输时设置传输延迟，以及时钟与数据之间设置传输延迟
⏹连续传输可编程延时
⏹可选择故障模式检测
支持快速传输
⏹传输波特率可达到MCK
⏹在与同一设备传输时，片选信号可一直被激活
10.4.2两线接口
支持主机、多主机、从机等各种模式
在从机模式下支持广播呼叫
10.4.3USART
可编程的波特率发生器
5~9位全双工同步或异步串行通信
⏹异步模式下1、1.5或2位停止位或同步模式下1或2位停止位
⏹奇偶校验位产生与错误检测
⏹帧错误检测、溢出错误检测
⏹MSB或LSB在先
⏹可选的断点产生与检测
⏹8或16的过采样接收频率
⏹可选硬件握手信号RTS-CTS
⏹可选调制解调信号DTR、DSR、DCD、RI
⏹接收器超时以及发送器的时间保护（用于于慢速设备通信）
⏹可选的可地址生成和检测的Multi-drop模式
有驱动器控制信号的RS485
ISO7816（国际智能卡标准），T=0或T=1协议与智能卡的接口连接
⏹NACK处理，有循环与迭代限制的错误计数器
IRDA调制与解调
⏹通信速率可达到115.2kbps
测试模式
⏹远程回送、本地回送、自动回复
USART包含各种Modem信号的管理（DTR、DSR、DCD、RI）。
在AT91SAM9260中，只有USART0实现了这些信号，命名为：
DTR0、DSR0、DCD0、RI0。
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