三位二进制减法计数器文档格式.docx
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实践教学要求与任务:
1）采用实验箱设计、连接、调试三位二进制计数器。
2）采用multisim仿真软件建立复杂的计数器电路模型调试串行序列检测器。
3）采用multisim仿真软件建立复杂的计数器电路模型调试基于74191芯片仿真设计54进制减法计数器并显示计数过程；
4）对电路进行理论分析；
5）在multisim环境下分析仿真结果，给出仿真时序图；
6）撰写课程设计报告。
工作计划与进度安排:
第1天：
1.布置课程设计题目及任务。
2.查找文献、资料，确立设计方案。
第2-3天：
在实验室中设计、连接、调试三位二进制计数器及串行序列检测器电路。
第4天：
1.安装multisim软件，熟悉multisim软件仿真环境。
在multisim环境下建立电路模型，学会建立元件库。
2.对设计电路进行理论分析、计算。
3.在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。
第5天：
1.课程设计结果验收。
2.针对课程设计题目进行答辩。
3.完成课程设计报告。
指导教师：
2014年6月日
专业负责人：
2014年6月日
学院教学副院长：
2014年6月日
1课程设计的目的与作用
1.了解同步计数器及序列信号发生器工作原理；
2.掌握计数器电路的分析，设计方法及应用；
3.掌握序列信号发生器的分析，设计方法及应用
2设计任务
三位二进制同步减法计数器
1.设计一个循环型三位二进制减法计数器，其中无效状态为（000，110），组合电路选用与门和与非门等。
2.根据自己的设计接线。
3.检查无误后，测试其功能。
串行序列发生器的设计
1.设计一个能循环产生给定序列的串行序列信号发生器，其中发生序列（1101），组合电路选用与门和与非门等。
基于74191芯片仿真设计54进制减法计数器并显示计数过程
1.设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程，组合电路部分选用与门和与非门等。
3设计原理
三位二进制减法计数器
1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。
计数器按长度可分为：
二进制，十进制和任意进制计数器。
计数器不仅有加法计数器，也有减法计数器。
如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。
在同步计数器中，个触发器共用同一个时钟信号。
2.时序电路的分析过程：
根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；
再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。
是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。
串行序列发生器的设计
1.序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。
2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。
要实现序列长度为M序列信号发生器。
其设计步骤为：
a.先设计一个计数模值为M的计数器；
b.再令计数器每一个状态输出符合序列信号要求；
c.根据计数器状态转换关系和序列信号要求设计输出组合网络
3.374191芯片仿真设计54进制减法计数器并显示计数过程
1.写出的二进制代码
2.求归零逻辑
3.异步置数的值
4实验步骤
三位二进制减法计数器（无效状态000,110）
所给无效状态为000、110，对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始状态图如图所示：
加法真值表：
计数
脉冲
0
1
2
3
4
5
图状态转移表
三位二进制加法计数器的总体框图
输入脉冲串行序列输出
图三位二进制加法计数器的总体框图
（1）状态图
1110/1010/1000/0110/0100/001
1/
图减法器的状态图
（2）选择的触发器名称:
选用三个CP下降沿触发的边沿JK触发器
（3）输出方程:
Y=—Q2n—Qn1Q0n
（4）状态方程
Q1nQ0n
Q2n00011110
×
111
010
001
011
100
101
图电路次态的卡诺图
1
1
×
图Y的卡诺图
Q2n00011110
图
的卡诺图
0
由卡诺图得出状态方程为：
Q2n+1=
+
Q1n+1=
Q0n+1=
+（
）
（5）驱动方程
=1
=
=
（6）时钟方程
图设计电路的逻辑电路图
（7）仿真结果
状态1
状态2
状态3
状态4
状态5
状态6（进位端为高电平）
串行序列信号发生器的总体框图:
CPY
输入脉冲串行序列输出
图串行序列信号发生器的总体框图
（2）进行状态分配
S0=00S1=01S2=10S3=11
（3）选择的触发器名称:
选用两个CP下降沿触发的边沿JK触发器
（4）输出方程:
Y=X—Q1n—Q0n
（5）状态方程
X00011110
Q
图输出状态Ｙ的卡诺图
00
00
11
01
10
01
图
次态图
X00011110
次态状态图
X00011110
图
=J
+X
=XQ1N
+（X—Q1n+—XQ1n）Q0n
（6）驱动方程
=X
Y=X
（7）逻辑电路图
图串行序列1101检测电路
（8）仿真结果
输入X=1，触发器变为01，Y=0
输入X=1，触发器变为10，Y=0
输入X=0，触发器变为11，Y=0
输入X=1，Y=1
74191芯片仿真设计54进制减法计数器并显示计数过程
1）写出的二进制代码
11111111（255FFH）
11111110（254FEH）
…
11001010（202CAH）
2）求归零逻辑
因为—L—D是异步置数端，所以返回值应为11001001
—L—D=
3）画连线图
（4）仿真结果
第一个数FFH
第二个数FEH
第三个数FDH
第54个数CAH
5仿真结果分析
实验结果可通过数字显示器的数字变化观察计数器的工作情况，容易验证电路是否正确。
1.三位二进制减法计数器，小灯会按照111,101,100,011,010,001的顺序循环变化，证明000,110不存在的约束项，电路连接正确。
2.序列信号发生器，当依次输入1101时，输出Y为1，证明设计合理且电路连接正确。
3.仿真运行时,显示器从FFH~CAH依次进行减法计数.
6设计总结
通过本次课程设计使我对同步计数器及序列信号发生器工作原理有了更深的了解，同时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析，设计方法及应用，基本能够独立设计出一般简单的电路
7参考文献
1.《数字电子技术基础简明教程》余孟尝主编；
清华大学电子学教研组编.——3版.——北京：
高等教育出版社，（2007重印）
2.张利萍.王向磊编.《数字电子技术实验》.沈阳：
沈阳理工大学出版
3.童诗白，徐振英.现代电子学及应用.北京：
高等教育出版社，
4.黄培根奚慧平主编浙江大学出版社2005年2月第一版Multisim7&
电子技术实验
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