数字电子技术基础电子教案第3章组合逻辑电路Word文件下载.docx

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用逻辑门电路）来实现组合逻辑电路的功能。

1.组合逻辑电路设计步骤

（1）列真值表。

依据电路功能的文字描绘，将其输入与输出的逻辑关系用真值表的形式列出。

（2）写表达式，并化简。

经过逻辑化简，依据真值表写出最简的逻辑函数表达式。

（3）选择适合的门器件，把最简的表达式变换为相应的表达式。

（4）依据表达式画出该电路的逻辑电路图。

3.2编码器

编码器的原理和分类

把若干位二进制数码0和1，按必定的规律进行编排，构成不一样的代码，并

且给予每组代码以特定的含义，叫做编码。

实现编码操作的电路称为编码器。

1.二进制编码器

实现用n位二进制数码对N（N=2n）个输入信号进行编码的电路叫做二进制编码电路。

其特色是，任一时辰只好对一个输入信号进行编码，即只同意一个输入信号为有效电平，而其他信号均为无效电平。

图3.6所示电路是实现由3位二进制代码对8个输入信号进行编码的二进制编码器，这类编码器有8根输入线，3根输出线，常称为8/3线编码器。

图3.63位二进制编码器逻辑图

2.二-十进制编码器

实现用四位二进制代码对一位十进制数码进行编码的数字电路叫做二-十进

制编码器，简称为BCD码编码器。

最常有的BCD码编码器是8421BCD码编码器，

它有10根输入线，4根输出线，常称为10/4线编码器。

其特色也是任一时辰只

同意对一个输入信号进行编码。

3.优先编码器

优先编码器在多个信息同时输入时只对输入中优先级别最高的信号进行

编码，编码拥有唯一性。

优先级别是由编码者预先规定好的。

明显，优先编

码器改变了上述两种编码器任一时辰只同意一个输入有效的输入方式，而采

用了允很多个输入同时有效的输入方式，这正是优先编码器的特色，也是它

的长处所在。

图3.8为3位二进制优先编码器的逻辑图。

图3.83位二进制优先编码器的逻辑图

集成编码器

1.集成3位二进制优先编码器（8/3线）148

148主要包含TTL系列中的54/74148、54/74LS148、54/74F148和CMOS系

列中的54/74HC148、40H148等。

其外引脚摆列图如图3.9所示。

S为使能输入端，低电平有效，即只有当

S=0时，编码器才工作。

YS为使能

输出端，当

S=0同意工作时，假如

YS=0则表示无输入信号，

YS=1表示有输入信

号，有编码输出。

YEX为扩展输出端，当S=0时，只需有编码信号，则YEX=0，

说明有编码信号输入，输出信号是编码输出；

YEX=1表示不是编码输出。

YS和S配合能够实现多级编码器之间优先级其他控制。

图3.10是利用2片

集成3

位二进制优先编码器

LS

实现一个

16/4

线优先编码器的接线图。

74148

2.集成二-十进制优先编码器（10/4线）147

147

主要包含

TTL系列中的

和CMOS系列中的

54/74147、54/74147

54/74

HC

、

HCT

和

H

等。

其外引脚摆列图如图

3.11

所示。

40147

3.3译码器和数据分派器

译码器的原理及分类

将每一组输入的二进制代码“翻译”成为一个特定的输出信号，用来表示该组代码本来所代表的信息的过程（编码的逆过程）称为译码。

实现译码功能的数字电路称为译码器。

1.二进制译码器

将输入的二进制代码翻译成为本来对应信息的组合逻辑电路，称为二进制译码器。

它拥有n个输入端，2n个输出端，故称之为n/2n线译码器。

图3.12为3/8线译码器的逻辑电路图

2.二-十进制译码器

二-十进制译码器（又称为BCD码译码器）是将输入的每一组4位二进制码翻译成对应的1位十进制数。

因编码过程不一样，即编码时采纳的BCD码不一样，因此相应的译码过程也不一样，故BCD码译码器有多种。

但此种译码器都有4个输入端，10个输出端，常称之为4/10线译码器。

8421BCD码译码器是最常用的BCD码译码器，图3.13所示是其逻辑图。

应当注意的是，BCD码译码器的输入状态组合中总有6个伪码状态存在。

所

用BCD码不一样，则相应的6个伪码状态也不一样，8421BCD码译码器的6个伪码状态组合为1010～1111。

在设计BCD码译码器时，应使电路拥有拒绝伪码的功能，

即当输入端出现不该被翻译的伪码状态时，输出均呈无效电平。

上边的8421BCD

码译码器便拥有拒绝伪码的功能。

3.数字显示译码器

用来驱动各样显示器件，进而将用二进制代码表示的数字、文字、符号翻译

成人们习惯的形式直观的显示出来的电路，称为显示译码器。

（1）显示器件

数字显示器件的种类好多，按发光物质的不一样分为半导体（发光二极管）显示器、液晶显示器、荧光显示器和辉光显示器等；

按构成数字的方式不一样，又可分为分段式显示器、点阵式显示器和字型重叠式显示器等。

点阵式显示器主要用于大屏幕显示器，往常要有计算机控制其显示过程。

当前使用许多的是分段式显示器，其显示方式是经过七段显示器达成0～十

个字符的显示过程。

七段显示器主要有辉光数码管和半导体显示器。

半导体显示器使用最多，它有共阴极和共阳极两种接法，如图3.14所示。

（2）七段显示译码器

成人们习惯的形式直观地显示出来的电路，称为显示译码器。

字型重叠式显示器合用于BCD码译码器；

而分段式显示器明显不适合于前面

所述任何一种译码器，需要此外设计适合的译码电路来与分段显示器配合使用。

七段显示译码器的输入信号为8421BCD码，输出信号应当能够驱动半导体七

段显示器相应段发光。

关于共阴极七段显示器，待点亮的段应赐予高电平驱动信

号，关于共阳极七段显示器，待点亮的段应赐予低电平驱动信号。

集成译码器

1.3位二进制译码器（3/8线）138

138包含TTL系列中的54/74LS138、54/74S138、54/74ALS138、54/74F138

和54/74AS138，CMOS系列中的54/74HC138、54/74HCT138和40H138等。

138为

3位二进制译码器，其外引脚摆列如图3.15所示。

应注意的是，138的输入采纳原码的形式；

而输出采纳的倒是反码形式。

2.8421

BCD码译码器（4/10线）42

此种译码器包含有

TTL系列的

54/7442

和CMOS中的

42

HC、

及HC等。

3.17

40

3.七段显示译码器48

48主要有TTL系列中的74LS48等。

其引脚摆列图如图3.18所示。

逻辑功

能表如表3.15所示。

七段显示译码器48与共阴极七段数码管显示器BS201A的连结方法如图3.19

数据分派器

1.数据分派器的原理

数据分派器的逻辑功能是，将1个输入数据传递到多个输出端中的

端，详细传递到哪一个输出端，也是由一组选择控制信号确立。

数据分派器的逻辑框图及等效电路如图3.20所示。

1个输出

图3.20数据分派器的逻辑框图及等效电路

通道地点选择码的位数n与数据输出端的数量m有以下关系m=2n

1.数据分派器的实现电路

数据分派器其实是译码器（分段显示译码器除外）的一种特别应用。

译

码器一定拥有“使能端”，且“使能端”要作为数据输入端使用，而译码器

的输入端要作为通道选择地点码输入端，译码器的输出端就是分派器的输出

端。

作为数据分派器使用的译码器往常是二进制译码器。

图

3.21是将2/4

线译码器作为数据分派器使用的逻辑图。

图3.212/4线译码器作为数据分派器

3.4数据选择器

数据选择器的原理

1.数据选择器的逻辑功能

数据选择器的逻辑功能恰巧与数据分派器的逻辑功能相反，即能从多个输入

数据中选出一个送到输出端。

数据选择器的逻辑框图及等效电路如图3.22所示。

图3.22数据选择器的逻辑框图及等效电路

1.数据选择器的实现电路

数据选择器的主体电路必定是与或门阵列。

数据选择器还有一个十分重要的用途，即能够用来作为函数发生器实现随意组合的逻辑函数。

用来实现同一逻辑函数的选择器不一样，会使电路的输入部分不一样。

在可能的状况下，应尽量采纳通道地点码变量个数与所要实现的逻辑函数输入变量的个数相等或减少一个，进而使实现函数的电路简化。

集成数据选择器

1.集成双4选1数据选择器153

集成双

4选1

数据选择器包含有

54/74153、54/74

153

S、

54/74153

及

其

40153

外引脚摆列图如图3.26

2.集成8选1数据选择器151

集成8选1数据选择器包含有TTL系列的54/74151、54/74LS151、54/74S151、

54/74151和CMOS中的54/74HC151、54/74HCT151及40H151等。

其外引脚摆列

图如图3.27所示。

3.5数值比较器

数值比较器的原理

拥有实现两个二进制数大小的比较,并把比较结果作为输出的数字电路称为

数值比较器。

1.1位数值比较器数值比较器的真值表:

A

B

L1（A>

B）

L2（A<

B）L3（A=B）

1

10100

11001

依据真表可写出表达式：

L1AB

L2AB

L3ABABABAB

2.n位数比器

n位数比器是比两个n位二制数A（An-1An-2⋯⋯A0）和

B（Bn-1Bn-2⋯⋯B0）大小的数字路。

集成数比器

3.29所示是4位数字比器85的外引脚摆列。

85的功能表如表

3.22所示。

此中串入端A′>

B′、A′<

B′、A′=B′是了大比位数

置的。

当不需要大比位数，A′>

B′、A′<

B′接低平、A′=B′接高

平。

若需大比器的位数，可用多片接。

图3.30用3片85构成12位数值比较器的逻辑电路

3.6算术运算电路

算术运算电路是数字系统和计算机中不行缺乏的单元电路,包含加、减、乘和除等详细运算电路。

半加器和全加器

1.半加器

能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

2.全加器

能对两个1位二进制数进行相加并考虑低位来的进位，即相当于对

3个1

位二进制数相加，求得和及进位的逻辑电路称为全加器。

集成算术运算电路

1.集成二进制4位超行进位全加器283

283的外引脚摆列如图3.33所示。

2.加法器的级联

一个全加器能够达成两个一位二进制数的相加任务。

图3.34所示电路为由4个4位加法器串连构成的16位加法器电路。

图3.34由4个4位加法器串连构成的16位加法器电路