微机原理第三章微处理器结构.ppt

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第三章8086/8088微处理器结构,内容摘要:

主要内容包括8086CPU的内部结构及体系结构；8086微处理器的引脚和功能；8086/8088系统中的存储器结构和系统总线的形成；最小、最大模式下系统时序的分析等。

学习要点8086微处理器的内部结构及EU、BIU部件的作用；了解8086微处理器的外部引脚特性；8086微处理器内部寄存器的分类、名称及功能；8086微处理器系统存储器的结构及堆栈的功能；8086系统总线的形成及两种模式下的总线周期；了解80X86系列微处理器的基本结构和功能。

3.18086/8088微处理器的内部结构,18086/8088CPU是16位的第三代微处理器,28086其内部数据总线和外部数据总线均16位8088却具有16位的内部总线和8位的外部数据总线；（因而称为准16位机）3均具有20位地址总线，可寻址的内存地址空间达1M字节，可寻址的I/O地址空间为64K字节，48086和8088二者的指令系统完全兼容

（1）有24种寻址方式，具有乘、除法指令等。

（2）取指令和执行指令的操作并行运行，运行速度大大提高。

（3）具有最小模式和最大模式，应用领域宽广，适应性强。

（4）可方便地和数据处理器8087、I/O处理器8089或其它处理器组成多处理机系统，提高数据处理能力和输人输出能力。

3.1.18086/8088的功能结构,一、8086/8088CPU内部结构,有两个独立的功能部件构成,1EU指令执行部件,2BIU总线接口部件,3.1.18086/8088的功能结构,二、执行单元EU和总线接口单元BIU,四个部件组成功能是执行指令,1指令执行单元EU,通用寄存器组,16位标志寄存器FR,EU控制器,运算单元ALU,3.1.18086/8088的功能结构,二、执行单元EU和总线接口单元BIU,2总线接口单元BIU,四个部件组成功能是：

形成访问存储器的物理地址从存储器取出的指令暂存到指令队列中等待执行配合EU部件访问存储器或I/O端口，读取操作数参加EU中的运算或存放运算结果,指令队列,地址加法器,总线控制电路,专用寄存器组,3.1.28086/8088的寄存器结构,一、通用寄存器组,EU单元中设有:

4个16位通用寄存器AXBXCXDX,2个16位变址寄存器DISI,2个16位指针寄存器SPBP,3.1.28086/8088的寄存器结构,二、段寄存器,BIU单元中设置有4个16位的段寄存器，用来存放段的基地址，它们分别是：

由于8086/8088CPU可直接寻址的存储器空间是1M字节，直接寻址需要20位地址码，而所有的内部寄存器都是16位的，用这些寄存器只能寻址64K字节，为此需要采取分段技术来解决这个问题。

代码段寄存器CS,数据段寄存器DS,堆栈段寄存器SS,附加段寄存器ES,标志寄存器,表3.1通用寄存器的隐含使用,1CF进位标志位：

算术运算指令执行之后，运算结果最高位若产生进位或借位，则：

CF，否则置CF。

2PF奇偶标志：

运算指令执行后，如果运算结果中的个数为偶数，则：

PF，否则置PF。

3AF辅助进位标志位：

加减法运算过程中，若第位有进位或有借住，则：

AF，否则置AF。

三、标志寄存器FR,4ZF零标志位：

运算的结果为，则：

ZF,否则ZF。

5SF符号标志位：

他和运算结果的最高位相同。

6OF溢出标志：

运算结果有溢出则OF，否则置OF。

7IF中断标志位：

用于控制可屏蔽的硬件中断，该标志可用指令置位

（1）或复位（置零）。

IF1可接受中断；IF0中断被屏蔽，不接受中断。

8DF方向标志位：

指定字符串处理指令的步进方向，可用指令置位或清零。

DF1，串处理以递减方式由高地址向低地址方向进行；DF0，串处理以递增方式由低地址向高地址方向进行。

9TF单步标志位：

TF1，表示控制CPU进入单步工作方式。

此方式下，CPU执行完一条指令就自动产生一次内部中断，用于程序调试过程中。

3.1.28086/8088的寄存器结构,四、指令指针寄存器IP,16位的指令指针寄存器IP用来存放将要执行的下一条指令在代码段中的偏移地址。

在程序运行过程中，BIU可修改IP中的内容，使它始终指向将要执行的下一条指令。

程序不能直接访问IP，但可通过某些指令修改IP内容。

如遇到转移类指令，则将转移目标地址送人IP中，以实现程序的转移。

也可将IP的内容压人堆栈或从堆栈中弹出。

3.28086/8088微处理器的存储器结构,3.2.1存储器的组成,一、存储器的组成,8086/8088CPU具有20位地址线，可寻址1M字节的存储单元。

在此存储空间中是以8位为一个字节顺序排列存放，每一字节都有一个唯一的20位物理地址。

访问其中任何一个字节，应给出其物理地址。

3.2.1存储器的组成,一、存储器的组成,18086系统中存储器的编址方式,将1M字节的存储空间分成两个512字节的存储体。

一个存储体仅包含偶数地址，另一个存储体中仅包含奇数地址，两体之间采用字节交叉编址方式，如下图：

一个存储体512K（偶地址体或奇地址体），只需19位地址：

A1A19；地址码A0用来区分当前访问哪一个存储体。

A00表示访问偶地址体；A01表示访问奇地址体。

低字节体,高字节体,二、8086CPU对存储器的访问,8086系统允许一次读/写一个字节，也允许一次读/写一个字。

读/写一个字节：

A00，访问偶地址体；A01，访问奇地址体。

读/写一个字：

要同时访问两个存储体，从奇、偶体中各取一个字节。

情况下，仅凭A0来控制读/写操作无法完成。

因此，系统中专门设有总线高位有效控制信号BHE。

当BHE有效时，选定奇体，体内地址由：

A19A1确定。

当A00时，选定偶体，体内地址由：

A19A1确定。

二、8086CPU对存储器的访问,1从偶地址存储体或从奇地址存储体读写一个字节。

2读写一个字：

规则字、非规则字,四、规则字和非规则字,读写的是从偶地址开始的字（高字节在奇体中，低字节在偶体中），这种字的存放规则称为“规则字”或“对准字”。

规则字的读写操作可以一次完成。

由于两个存储体上的地址线A19A1是连在一起的，只要使A0，BHE，就可以实现一次在两个存储体中对一个字的读写操作。

读写的是从奇地址开始的字（高字节在偶体中，低字节在奇体中），这种字的存放规则称为“非规则字”或“非对准字”。

非规则字的读写，需要两次访问存储器才能完成。

第一次访问存储器读写奇地址中的字节；第二次访问存储器读写偶地址中的字节。

3.2.2存储器的分段,一、划分逻辑段,在8086/8088系统中，可寻址的存储器空间为1M字节，每个存储单元对应一个唯一的20位的物理地址；对整个存储空间寻址需20位地址，但CPU可以提供地址的寄存器BX、IP、SP、BP、SI和DI及运算单元都是16位，可以寻址的空间范围仅为64K字节。

将整个存储空间分成若干个逻辑段，每个逻辑段的容量不能超过64K字节，各个逻辑段之间可以紧密相连，也可以相互重叠（完全或部分重叠）如图所示：

3.2.2存储器的分段,二、段首地址的确定,各个逻辑段的段首地址的低4位地址码总是为“0”段首地址高16位地址码称作：

“段基址”“段基址”存放在：

代码段基址寄存器CS，堆栈段基址寄存器SS，数据段基址寄存器DS,扩展段基址寄存器ES。

3.2.2存储器的分段,三、段内地址的确定,由于一个段中最多可以包括一个64K字节的存储空间，故段内任一存储单元的地址可以用相对于段基址的16位偏移量来表示；该偏移量称为当前段内的“偏移地址”，可用CPU中的16位通用寄存器来存放。

B000,8000,A000,6000,代码段,附加段,堆栈段,数据段,对于任何一个物理地址来说，可以唯一地被包含在逻辑段中，也可以包含在多个相互重叠的逻辑段中，只要能得到它所在段的首地址和段内的相对地址，就可对它进行访问,3.2.3物理地址和逻辑地址,一、物理地址,二、逻辑地址：

16位的段基址和偏移地址通称为逻辑地址。

任何一个存储单元对应一个20位的物理地址，也称为绝对地址；物理地址由两部分组成，即由段基址和偏移地址两部分构成；段基址和偏移地址都是无符号的16位二进制数。

3.2.3物理地址和逻辑地址,三、物理地址的形成：

它是由逻辑地址变换得来的。

当CPU访问存储器时，必须完成如下的地址运算：

物理地址段基址16偏移地址通过CPU中总线接口部件BIU中的地址加法器来实现的。

逻辑地址来源,存目标串,1代码段寻址,2堆栈段寻址,3数据段寻址,4扩展段寻址,3.2.4堆栈,堆栈是在存储器中定义的一个堆栈段（特殊存储区域）同其它逻辑段一样，容量达64KB（在1MB存储空间中）,1堆栈段的段基址由堆栈寄存器SS给定；断内偏移地址由堆栈指针SP给出，当栈空时，SP指向堆栈栈底。

2堆栈以字为单位进行操作；堆栈中的数据项必须以规定宇的形式存储，每访问一次堆栈，能压入/弹出一个字的信息。

3堆栈的操作是入栈（PUSH）操作和弹出（POP）操作；入栈操作：

先修改SP的内容（SP2SP），后将信息入栈；弹出操作：

先将信息出栈，后修改SP的内容（SPSP）,3.38086微处理器的引脚信号和总线形成,3.3.1最小方式的引脚定义,8086/8088CPU包含16条数据线、20条地址线和一些必要的控制信号采用分时复用地址/数据总线的技术，减少了芯片的引脚，构成40条引脚双列直插式封装。

8086和8088CPU的引脚功能基本相同，本节介绍8086CPU的引脚,3.3.1最小方式的引脚定义,8086CPU的内部各功能部件之间的相互连接图,3.3.1最小方式的引脚定义,一、两种工作模式,可工作在最小模式（MN）和最大模式（MX）两种情况下,1在最小模式下，没有协处理器，所有的控制信号都由CPU自身发出的。

2在最大模式下，包含有两个或多个协处理器，8086/8088CPU本身为主处理器，它通过8288总线控制器提供控制信号。

3工作在最小模式（MN）和最大模式（MX）两种情况下有些引脚的功能有双重作用，名称也不同。

48086CPU的外部引脚信号与内部结构如前图所示。

图中括号内所示为最大模式下被重新定义的控制信号。

3.3.1最小方式的引脚定义,二、引脚,1Vcc（电源）、GND（地）8086CPU只需要单一的+5电源，由Vcc输人，GND为接地端。

2CLK（Clock）:

主时钟信号输人由8284时钟发生器输人，其频率随芯片型号不同有较大差异。

3AD15AD0：

分时复用的地址/数据总线传送地址时三态输出，传送数据时可双向三态输入、输出。

4A19/S6，A18/S5，A17/S4，A16/S3：

分时复用的地址/状态线；当ALE有效时，用做地址线的高四位，A19A16和AD15AD0一起构成访问存储器的20位物理地址。

当CPU访问I/O端口时，A19A16保持为“”电平。

当ALE无效时：

S6S3用来输出状态信息。

其中：

S3和S4状态组合起来指出当前正在使用的是哪个段寄存器。

3.3.1最小方式的引脚定义,S4、S5的状态组合,3.3.1最小方式的引脚定义,5BHE/S7：

总线高位有效信号；三态输出，低电平有效BHE0，表示当前高8位AD8AD15上的数据有效，CPU读/写存储器或I/O端口。

BHE作为选择信号，与AD0配合表示当前复用总线的使用情况。

6RD：

读信号；三态输出，低电平有效RD0，表示CPU正在进行读存储器或I/O端口的操作。

此信号一般接存储器或I/O端口的数据输出允许端。

3.3.