加法器电路设计 全加器Word格式文档下载.docx
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使用cadence软件，绘制了全加器原理图、对原理图进行编译仿真，并验证了仿真结果.本文提出的全加器结构在速度、功耗、面积性能上均有很大的提升.
Theintegratedcircuitistheuseofaspecialdesigntechniquesandspecialintegrationtechnology,thetransistorsconstitutingthesemiconductorcircuit,diodes,resistors,capacitors,andotherbasicsinglecomponents,fabricatedinasemiconductorsinglewafer（e.g.siliconorgalliumarsenide）oraceramicinsulatingonthebasesheet,andpressthecircuitrequiredtocompletetheinterconnectionbetweenthecomponents,andthenencapsulatedinahousing,tocompleteaspecificcircuitfunctionorsystemfunction,andallofthecomponentsandtheirconnectionstatus,parameterspecificationsandcharacteristicsofstate,trial,use,maintenance,areindivisibleunityofthetrade,derivedfromthecircuitsothattheintegratedcircuit.
Thefull-adderasthebasiccomputingunit,hasaverywiderangeofapplicationsinmanyVLSIsystemsistobuildthecoreofthemicroprocessorandDSParithmeticcircuit.WiththecontinuousdevelopmentofIT,VLSIintegrationandspeedofthearithmeticcircuit,powerconsumption,newrequirements,increasespeedtoreducepowerconsumptionasthegoal,manysolutionsareconstantlybeingraised.Ifyoucanspeed,powerandareaperformanceimprovements,theboundhasimprovedtheoverallperformanceofintegratedcircuits.
BasedontheInternationalSMIC0.18μm1P6Mdigitalprocess,supplyvoltage1.8V,namely,acircuitstructureissimple,smalldelay,lowpowerconsumption,smallchipareaofthefulladderstructure;
theunitshare11transistors,threeXNORgateinthecriticalpathtoachievehigh-speedcarrychain,andtosupplementthedeclineinthepotentialoflogiconthecriticalpathduetothelossofthresholdvoltagecausedbytheinvertertomeettherequirementsofhigh-speedandlowpowerconsumption.Verilogcodetoachievethefunctionalityofthefulladdercircuit;
cadencesoftware,drawaschematicdiagramofthefulladder,compiledsimulation,schematicandverifythesimulationresults.Thefulladderstructureproposedinthispaperhavegreatlyimprovedinspeed,powerandareaperformance.
随着半导体集成电路制造工艺不竭进步，特征尺寸不竭缩小，工艺特征尺寸缩小到纳米级；
工艺技巧对结构的影响通过几十年的堆集产生了质的变更，关于纳米工艺下的CMOS集成电路设计的研究也越来越重要.随着集成电路的设计进入到纳米时代，片内晶体管数目的增加，大大增加了芯片庞杂度，晶体管特征尺寸的缩小则增加了物理设计的难度（纳米级的物理设计需要考虑串扰、片内参数漂移、可生产性、电源完整性等一系列问题），这些都大幅度增加了设计成本及设计周期.在0．18微米之后晶体管任务电压难以随着工艺的进步而下降，虽然每个晶体管的功耗随着特征尺寸的缩小有所削减，但晶体管数目的增加以及主频的提高使得整个芯片的功耗大幅度增加，这部分功耗在芯片上产生热量使得芯片温度上升，会导致芯片效率下降或操纵错误，也会使得便携式电子产品的电池寿命下降.所以在纳米工艺条件下对集成电路新结构的探索和追求以及对功耗问题的研究已经成为芯片系统设计的主题，更是集成电路领域一直成长的趋势.
全加器需要两个半加器组合，即全加器需要庞杂性强得多的体系来完成逻辑运算.近年来，实现全加器的各类逻辑类型相继被提出来，底子目的在于提高全加器速度和下降功耗.由于全处理器需要更庞杂性的份子体系，所以对全加器的性能有着越来越高的要求，总的来说，设计的鲁棒性、硅片面积、可靠性、驱动能力、输出阈值损失、延迟和功耗这些都可以作为权衡加法器性能的指标.是设计全加器时需要着重考虑的因素.
全加器作为根本的运算单元，在良多VLSI系统中都有很普遍的应用，是构建CPU和DSP等运算电路的焦点，其速度和功耗以及面积等的性能将直接影响到整个集成电路的表示；
如果能将这些性能改良，势必对集成电路整体性能有所提升；
而随着信息技巧的不竭成长，人们对低功耗，高性能和高集成度的不竭追求，电源电压不竭下降，特征尺寸不竭减小，已经达到纳米级水平，由此在集成电路设计中越来越多新的物理效应需要加以考虑，比方低电源电压下的信号驱动能力、互连延迟，纳米集成电路的漏电，功耗密度和物理实现等等；
这些对低功耗高速度的追求对在纳米工艺下设计全加器的提出了许多挑战.本文提出的11晶体管1位全加器，较当今各类文献介绍的全加器结构在速度和功耗以及尺寸上都有很大提升.
二、设计流程
基于SMIC0.18µ
m1P6M纳米CMOS工艺，设计了一种电路结构复杂，延时小，功耗低，芯片面积小的全加器结构，该全加器单元共只用了28个只晶体管.用Candence的Virtuso软件完成了电路原理图的绘制、编译、仿真等任务，并进行结果阐发.并完成版图的设计，和计划布线.
三、课设内容
1.查找文献，设计一个加法器电路；
2.赐与Candence的Virtuso平台画出电路图；
3.采取Spectre对加法器进行仿真，主要仿真内容：
加法器功效、负载电容、功耗；
4.基于Virtuso平台画出加法器电路的版图，包含MOS晶体管的版图；
5.提交课设陈述；
6．完成答辩.
四、实验原理
加法器有全加器和半加器之分.全加器和半加器的区别在于，全加器有三个输入，半加器有两个输入，既全加器比半加器多了一个来自低位的进位输入，但全加器可由两个半加器组成.
半加器基来源根底理
1）半加器原理
一个半加器有两个输入x和y以及两个输出（和s与进位输出c）.半加器表达式:
s=x⊕y（2-1）
c=x.y；
（2-2）
其中x和y是输入，s为和，c为进位输出.
2）半加器真值表
x
y
S
c
1
表2.1半加器真值表
3）半加器门级逻辑
图2.1半加器逻辑图图2.2半加器符号
全加器基来源根底理
1）全加器原理
全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路，该电路有3个输入变量，辨别是两个加数a和b和一个低位C，两个输出变量，辨别是本位Sum和高进位CARRY.一位全加器的逻辑表达式：
Sum=A⊕B⊕C（2-3）
CARRY=AB+C（A+B）（2-4）
其中A，B为加数和被加数，C为进位输入；
SUM为和，CARRY是进位输出；
2）全加器逻辑
图2.3全加器门及逻辑图图2.4基于半加器的全加器设计图
3）一位全加器的真值表
表2.2全加器真值表
C是进位输入，A和B是加法器的输入，sum是和输出，carry是进位输出、
当加法器内部产生进位输出CARRY时，进位产生函数C（即A,B）为1.当进位传输函数P（即：
A+B）为1时，进位输入信号C传送到进位输出CARRY端，即此时若C=1.则CARRY=1.
通过优化进位门，可以减小逐位进位.例如，对组合逻辑加法器可做如下优化：
（1）把进位输入信号C控制的MOS管放置在靠近输出端的地方，使其他各输入信号能够先对门电路进行控制，以削减受C控制的MOS管的衬偏调制效应.
（2）在求“和”门中，栅极与carry’相连的所有MOS管采取最小的尺寸，以使carry’信号的电容负载最小.这个信号的连线也尽可能地短，并且少用扩散区作为连线.
4.2.镜像加法器
4.3.电路图
五、上机步调：
5.1.画电路图步调
1.打开PC机；
2.打开虚拟机进入Linux情况；
3.在桌面按右键选择新建终端；
4.输入icfb进入操纵情况；
5.成立自己的库文件；
6.画原理图，保管并查抄错误；
7.更改各个器件的参数；
8.设置仿真情况；
9.选择要不雅察的线路；
10.查抄波形是否合适要求，不合适要求就去原理图改输入信号，然后再从新按步调进行操纵，直到合适要求.
11.调器件画版图
12.查抄计划布线法则
5.2画版图步调
在做完电路图的根本上画版图：
1．添加画版图的文件
2．输入icfb&
进入操纵情况
3．Tools----TechnologyFileManager-----Attach（选择自己的库和所加库对应便可）
4．在自己的库文件下成立一个单元文件，画版图，保管并查抄错误
六、加法器电路图：
6.1原理图：
6.2全加器电路图结构
6.3自己画的电路图
6.4波形验证：
本设计是基于180纳米工艺实现的.
6.5tran（瞬态）阐发
瞬态仿真阐发是在给定的输入鼓励下，在设定的时间规模内计较电路的时域瞬态响应性能.
要验证设计电路的稳定性，速度，精确度等问题必须经过各类情况下的瞬态阐发才干做出正确的
判断.
图：
5.3瞬态阐发
6.6波形输出参数
仿真波形共有五个参数，输入A、B、C，输出SUM、CARRY
图5.4波形输出参数
6.728管全加器网表
6.9编译仿真波形结果阐发
1）仿真结果验证
如图所示：
波形有输入A、B、C；
输出CARRY和Sum
经计较验证满足全加器输入输出公式：
Sum=A⊕B⊕C（2-3）
所以编译和仿真的结果正确.
2）噪声影响
图中的全加器的输出波形存在毛刺，是因为有噪声的原因，属于正常现象不影响输出波形结果.
七、版图设计
版图（Layout）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息.版图的设计有特定的法则，这些法则是集成电路制造厂家按照自己的工艺特点而制定的.不合的工艺，有不合的设计法则.版图在设计的进程中要进行定期的查抄，避免错误的堆集而导致难以修改.版图设计流程：
1）系统标准化说明（SystemSpecification）
包含系统功效、性能、物理尺寸、设计模式、制造工艺、设计周期、设计用度等等.
2）功效设计（FunctionDesign）
将系统功效的实现计划设计出来.通常是给出系统的时序图及各子模块之间的数据流图.
3）逻辑设计（LogicDesign）
这一步是将系统功效结构化.通常以文本、原理图、逻辑图暗示设计结果，有时也采取布尔表达式来暗示设计结果.
4）电路设计（CircuitDesign）
电路设计是将逻辑设计表达式转换成电路实现.
5）物理设计（PhysicalDesignorLayoutDesign）
物理设计或称版图设计是VLSI设计中最费时的一步.它要将电路设计中的每一个元器件包含晶体管、电阻、电容、电感等以及它们之间的连线转换成集成电路制造所需要的版图信息.
6）设计验证（DesignVerification）
在版图设计完成以后，很是重要的一步任务是版图验证.主要包含：
设计法则查抄（DRC）、版图的电路提取（NE）、电学规查抄（ERC）和寄生参数提取（PE）
7.2版图设计法则
用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的法则，这些法则称为版图设计法则.设计法则是以晶圆厂实际制造进程为基准，经过实际验证过的一整套参数，是进行版图设计必须遵守的法则，版图设计是否合适设计法则是流片是否成功的一个关头.
设计法则包含几何法则、电学法则以及走线法则.设计法则可分类为：
1）拓扑设计法则（绝对值）：
最小宽度、最小间距、最短露头、离周边最短距离）；
2）λ设计法则（相对值）：
最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）；
3）宽度法则（widthrule）：
宽度指封锁几何图形的内边之间的距离.在利用DRC（设计法则查抄）对版图进行几何法则查抄时，对于宽度低于法则中指定的最小宽度的几何图形，计较机将给出错误提示.
图4.1最小宽度、最大宽度
4）间距法则（Separationrule）：
间距指各几何图形外鸿沟之间的距离.
图4.2（a）同一工艺层的间距（spacing）图4.2（b）不合工艺层的间距（separation）
5）交叠法则（Overlaprule）
交叠有两种形式：
<
1>
一个几何图形内鸿沟到另一个图形的内鸿沟长度（intersect）
2>
一个几何图形外鸿沟到另一个图形的内鸿沟长度（enclosure）
图4.3（a）Intersect图4.3（a）enclosure
制定设计法则的主要目的是为了在制造时能用最小的硅片面积达到较高的成品率和电路可靠性.
上图是最开始的版图，因为忘了版图的计划布线的法则，犯了良多错误，比方：
没进行分层，也没注意金属间的最小间距，以及源极，漏极和基极只能与M1相连，而要与此外金属相连则需要打通孔.在老师的指点帮忙下把版图进行了修改.
如下图所示.
7.4修改后版图
八、课设心得
以前用candence这个软件大多数任务都是画电路图，很少接触版图的设计，这次应该是我第一次真正的接触版图设计，之前学过也都忘的差未几了，可以说版图得从零学起.在课设的时候自然遇到特别多问题，都是老师一点点儿诲人不倦的帮我解答的，通过这次课设真心学到了良多东西，也充实的完成的大学阶段的最后一次课设.
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