VHDL各种计数器程序文件Word文档下载推荐.docx

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OUTINTEGERRANGE15DOWNTO0）;

END;

ARCHITECTUREbehavOFCNT4IS

SIGNALD,Q1:

INTEGERRANGE15DOWNTO0;

BEGIN

PROCESS（CLK）

BEGIN

IFCLK'

EVENTANDCLK='

1'

THENQ1<

=D;

ENDIF;

ENDPROCESS;

D<

=Q1+1;

Q<

=Q1;

ENDbehav;

2.具有异步清零aclr，CLK，Q端口的加法计数器，要程序和最后的RTL图；

USEIEEE.STD_LOGIC_1164.ALL;

PORT（CLK,ACLR:

Q:

OUTSTD_LOGIC_VECTOR（15DOWNTO0））;

END;

SIGNALQ1:

STD_LOGIC_VECTOR（15DOWNTO0）;

PROCESS（CLK,ACLR）

BEGIN

IFACLR='

0'

THEN

Q1<

=（OTHERS=>

'

）;

ELSIFCLK'

Q1<

3.具有同步清零sclr，CLK，Q端口的加法计数器，要程序和最后的RTL图；

PORT（CLK,SCLR:

PROCESS（CLK,SCLR）

IFSCLR='

THEN

ELSE

ENDIF;

Q<

4.具有异步置位apre，CLK，Q端口的加法计数器，要程序和最后的RTL图；

PORT（

CLK:

INSTD_LOGIC;

APRE:

Q:

OUTSTD_LOGIC_VECTOR（3DOWNTO0））;

SIGNALQ1:

STD_LOGIC_VECTOR（3DOWNTO0）;

PROCESS（CLK,APRE）

IFAPRE='

="

0001"

;

ELSIFCLK'

5.具有同步置位spre，CLK，Q端口的加法计数器，要程序和最后的RTL图；

SPRE:

PROCESS（CLK,SPRE）

IFSPRE='

ENDbehav;

6.具有异步清零aclr，异步置位apre，CLK，Q端口的加法计数器，要程序和最后的RTL图；

ACLR:

PROCESS（CLK,APRE,ACLR）

0000"

ELSE

IFAPRE='

Q1<

7.具有同步使能ENB，CLK，Q端口的加法计数器，要程序和最后的RTL图；

ENB:

PROCESS（CLK,ENB）

IFENB='

8.具有异步清零aclr，异步置位apre，同步使能ENB，CLK，Q端口的加法计数器，要程序和最后的RTL图；

PROCESS（CLK,APRE,ACLR,ENB）

IFENB='

ENDIF;