硬件电路工程师试题2docWord文档格式.docx

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unix命令cp-r,rm,uname

第五题：

用波形表示D触发器的功能

第八题：

用传输门和倒向器搭一个边沿触发器

第九题：

画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。

全都是几本模电数电信号单片机题目

1.用与非门等设计全加法器4.信号与系统：

在时域与频域关系

6.晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期.）

7.串行通信与同步通信异同,特点,比较8.RS232c高电平脉冲对应的TTL逻辑是?

（负逻辑?

）

9.延时问题,判错10.史密斯特电路,求回差电压11.VCO是什么,什么参数（压控振荡器?

12.用D触发器做个二分颦的电路.什么是状态图13什么耐奎斯特定律,怎么由模拟信号转为数字信号

15.那种排序方法最快?

一、研发（软件）

用C语言写一个递归算法求N！

；

防火墙是怎么实现的?

你对哪方面编程熟悉?

新太硬件面题

（1）d触发器和d锁存器的区别

（2）有源滤波器和无源滤波器的原理及区别

（3）sram，falshmemory，及dram的区别?

（4）iir，fir滤波器的异同

（5）冒泡排序的原理（6）操作系统的功能（7）学过的计算机语言及开发的系统

（8）拉氏变换和傅立叶变换的表达式及联系。

分析设计

1.波形变换题目从正弦波-方波-锯齿波-方波,设计电路

2.74161计数器组成计数电路,分析几进制的

4.判断MCS-51单片机的指令正确还是错误,并指出错误原因

（1）MULR0,R1

（2）MOVA,@R7

（3）MOVA,#3000H

（4）MOVC@ADPTR,A

（5）LJMP#1000H（）

5.MCS-51单片机中,采用12Mhz时钟,定时器T0采用模式1（16位计数器）,请问在下面程序中,

p1.0的输出频率

MOVTMOD,#01HSETBTR0LOOP：

MOVTH0,#0B1HMOVTL0,#0E0HLOOP1：

JNBTF0,LOOP1CLRTR0CPLP1.0SJMPLOOP1、同步电路和异步电路的区别是什么?

（仕兰微电子）

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

电路的稳定需要有可靠的建立时间和持时间，待下面介绍。

同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。

这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。

比如D触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。

2、什么是同步逻辑和异步逻辑?

（汉王笔试）

同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

电路设计可分类为同步电路和异步电路设计。

同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的"

开始"

和"

完成"

信号使之同步。

由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而IntelPentium4处理器设计，也开始采用异步电路设计。

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。

3、什么是"

线与"

逻辑，要实现它，在硬件特性上有什么具体要求?

线与逻辑是两个输出信号相连可以实现与的功能。

在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。

（线或则是下拉电阻）

7、解释setup和holdtimeviolation，画图说明，并说明解决办法。

（威盛VIA2003.11.06上海笔试试题）

Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。

如果holdtime不够，数据同样不能被打入触发器。

建立时间（SetupTime）和保持时间（Holdtime）。

建立时间是指在时钟边沿前，数据信号需要保持不变的时间。

保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。

如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

9、什么是竞争与冒险现象?

怎样判断?

如何消除?

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：

一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。

三是增加选通电路

在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。

10、你知道那些常用逻辑电平?

TTL与COMS电平可以直接互连吗?

常用逻辑电平：

TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；

RS232、RS422、RS485（12V，5V，3.3V）；

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。

CMOS输出接到TTL是可以直接互连。

TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别为：

Vih=0.7VDD,Vil=0.3VDD；

Voh=0.9VDD,Vol=0.1VDD.

ttl的为：

Vih=2.0v,Vil=0.8v；

Voh=2.4v,Vol=0.4v.

用cmos可直接驱动ttl；

加上拉电阻后,ttl可驱动cmos.

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的搞电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。

管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括：

1、从节约功耗及芯片的灌电流能力考虑应当足够大；

电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；

电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。

综合考虑

以上三点,通常在1k到10k之间选取。

对下拉电阻也有类似道理

OC门电路要输出"

1"

时才需要加上拉电阻不加根本就没有高电平

在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻

OC门实现"

运算OC门就是集电极开路，输出总之加上拉电阻能够提高驱动能力。

11、如何解决亚稳态。

（飞利浦-大唐笔试）?

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。

当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。

在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

1降低系统时钟频率

2用反应更快的FF3引入同步机制，防止亚稳态传播

4改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。

亚稳态寄存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效果

12、IC设计中同步复位与异步复位的区别。

（南山之桥）

同步复位在时钟沿采复位信号，完成复位动作。

异步复位不管时钟，只要复位信号满足条件，就完成复位动作。

异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

13、MOORE与MEELEY状态机的特征。

Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这

14、多时域设计中,如何处理信号跨时域。

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。

例如：

时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。

这个同步器就是两级d触发器，其时钟为时钟域2的时钟。

这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。

这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。

所以通常只同步很少位数的信号。

比如控制信号，或地址。

当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。

如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

我们可以在跨越ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。

（飞利浦-大唐笔试）

holdDelayperiod-setup16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。

组合逻辑电路最大延迟为T2max,最小为T2min。

问，触发器D2的建立时间T3和保持时间应满足什么条件。

（华为）

T3setupT+T2max,T3holdT1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。

T+TclkdealyTsetup+Tco+Tdelay；

TholdTclkdelay+Tco+Tdelay；

我们先来看一看同步电路中数据传递的一个基本模型：

如下图

（Tco是触发器时钟到数据输出的延时；

Tdelay是组合逻辑的延时；

Tsetup是触发器的建立时间）假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一个触发器的Q端需要Tco，再经过组合逻辑的延时Tdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Tco+Tdelay+Tsetup，（我们可以回顾一下前面讲过的建立和保持时间的概念，就可以理解为什么公式最后要加上一个Tdelay）由以上分析可知：

最小时钟周期：

T=Tco+Tdelay+Tsetup最快时钟频率F=1/TPLD开发软件也正是通过这个公式来计算系统运行速度Fmax

注：

在这个逻辑图中有个参数：

Tpd,即时钟的延时参数，我们在刚才做时间分析的时候，没有提这个参数，（如果使用PLD的全局时钟型号，Tpd可以为0，如果是普通时钟，则不为0）。

所以如果考虑到时钟的延时，精确的公式应该是T=Tco+Tdelay+Tsetup-Tpd。

当然以上全部分析的都是器件内部的运行速度，如果考虑芯片I/O管脚延时对系统速度的影响，那么还需要加一些修正。

由于Tco、Tsetup是由具体的器件和工艺决定的，我们设计电路时只可以改变Tdelay。

所以缩短触发器间组合逻辑的延时是提高同步电路速度的关键。

由于一般同步电路都不止一级锁存（如图3），而要使电路稳定工作，时钟周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率。

如图2所示：

我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。

这也是所谓"

流水线"

（pipelining）技术的基本原理。

从图5中可以容易的看出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：

Tpd+T-Tco-T2max=T3

由于建立时间与保持时间的和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图6所示。

这时即T-（Tpd-Tco-T2min）

T-（Tpd+T-Tco-T2min）=T4即Tco+T2min-Tpd=T4

从上式也可以看出如果Tpd=0也就是时钟的延时为0那么同样是要求Tco+T2minT4，但是在实际的应用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4所以

不必要关系保持时间。

18、说说静态、动态时序模拟的优缺点。

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。

因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。

（威盛VIA）

关键：

将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

（关键路径就是指那些延迟大于相应周期时间的路径，消除关键路径的延迟要从消减路径中的各部分延迟入手。

.采用了这样的约束之后，关键路径通常都能被消除了，那么能不能这样说，一个设计模块如果中和后没有关键路径那么此设计应该是好的吗?

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等。

23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。

（威盛）

AC+B/C+/A/BD

卡诺图化简：

一般是四输入，记住00011110顺序，

0132

4576

12131514891110

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