优秀毕业论文基于FPGA简易数字频率计设计Word格式文档下载.docx

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4．1．1放大电路的选择10

4．1．2整形电路13

4．2FPGA控制电路15

4.2.1FPGA芯片选型15

4.2.2FPGA最小系统搭建16

4.3FPGA内部模块19

4.3.1系统总体框图19

4.3.2同步预置模块20

4.3.3频率计数模块、时间计数模块21

4.3.4数据输出模块，计数器清零模块21

5软件系统实现23

5．1主程序框图23

5．2NiosII软核23

5．3．NIOS外部接口与内部介绍24

5．3．1nios软核原理框图24

5．3．2nios软核外部接口24

6遇到问题，分析问题，解决问题25

6．1输入阻抗问题25

6．2放大器选择问题25

7电路抗干扰措施26

8系统指标测试27

9结束语28

参考文献29

附录1：

FPGA硬件描述语言代码30

附录2：

niosC语言程序代码33

谢辞40

1概述

随着微电子技术和计算机技术的迅速发展，特别是单片微机和片上可编程系统的出现和发展，使传统的电子测量仪器在原理、功能、精度及自动化水平等方面都发生了巨大的变化，形成一种完全突破传统概念的新一代测量仪器。

频率计广泛采用了高速集成电路和大规模集成电路，使仪器在小型化、耗电、可靠性等方面都发生了重大的变化。

传统的频率计测量误差较大，等精度频率计以其测量准确、精度高、方便等优势将得到广泛的应用。

频率计是电子计数器的一种，在电子技术领域内，频率与电压一样，也是一个基本参数。

目前，随着电子技术、微电子技术、数字技术、计算机科学的发展，电子计数器已经大量采用大规模、超大规模集成电路，尤其是与微处理器相结合，实现了程控化和智能化，频率计不断得到发展和完善。

尤其是近代以来，随着电子工业的飞速发展，EDA技术的问世，新型的频率计具有测量精度高、速度快、自动化程度高、直接数字显示、操作简便等特点。

在此基础上附加参数转换电路，可以完成多参数、多功能测量，应用前景非常广阔。

传统的测频方法有直接测频法和测周法，在一定的闸门时间内计数，门控信号和被测信号不同步，计数值会产生一个脉冲的误差。

等精度测频法采用门控信号和被测信号同步，消除对被测信号计数产生的一个脉冲的误差。

等精度频率测量方法消除了量化误差，可以在整个测试频段内保持高精度不变，其精度不会因被测信号频率的高低而发生变化。

采用FPGA作为控制核心的等精度频率计，可以充分利用FPGA高速数据采集技术较容易实现等精度测频。

通过FPGA对同步门的控制，使被测信号和标准信号在闸门时间内同步测量，为了提高精度，将电子计数功能转为测周期，采用多周期同步测量技术，实现等精度测量。

随着电子设计技术的飞速发展，专用集成电路ASIC、用户现场可编程门阵列（FPGA）及复杂可编程逻辑器件（CPLD）的复杂度越来越高，数字通信、工业自动化控制等领域所用的数字电路及系统的复杂程度也越来越高。

设计这样复杂的电路及系统也不再是简单的个人劳动，而需要综合许多专家的经验和知识才能够完成。

硬件描述语言Verilog顺应这种潮流，迅速发展，目前已得到广泛的应用。

FPGA的结构灵活，其逻辑单元、可编程内部连线和I／O单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求。

其速度快，功耗低，通用性强，特别适用于复杂系统的设计。

使用FPGA还可以实现动态配置、在线系统重构（可以在系统运行的不同时刻，按需要改变电路的功能，使系统具备多种空间相关或时间相关的任务）及硬件软化、软件硬化等功能。

在大多数的研制过程中，人们习惯把FPGA技术跟MCU技术相结合的方式来完成设计。

FPGA有速度快，灵活等特点，速度快的优势来源于FPGA的硬逻辑方式。

由于FPGA的逻辑功能全部用硬件电路实现，故所有的延迟只来源于门电路，而一般门电路的延迟都在ns级别。

但与MCU相比，FPGA实现的功能较为简单。

你无法想象用硬件电路可以实现一个windows操作系统。

所以人更习惯把FPGA在绝大多数系统中充当配角，比如，为系统的主控MCU扩展某种接口等等。

现在，FPGA有向MCU发展的趋势。

当然，最终FPGA不会变成MCU，最终FPGA会发扬其优点，成为比MCU更为强大的东西。

目前有些FPGA已带有模拟IO，很多FPGA可嵌入8051，ARM等软核，尽管现在由于成本等因素，这类应用并不多，但是这个发展路线不会错。

一些厂商已经考虑把软核变成硬核，也就是在FPGA中嵌入MCU，一旦类似的产品出现，实现systermononechip便变得非常容易。

本设计采用的就是目前相对成熟的NIOS软核嵌入到FPGA中实现SPOC。

2系统方案分析及比较选择

2.1方案构想

方案一：

系统测频部分采用中小规模数字集成电路，用机械式功能转换开关换档，完成测频率功能。

该方案的特点是中小规模集成数字电路应用技术成熟，能可靠的完成频率计的基本功能，但由于系统功能要求较高，所以电路过于复杂。

而且多量程换档开关使用不便。

此方案对输入信号作分频整形处理后，再与1秒脉宽带信号共同输入与非门，其输出作为计数脉冲，由计数器计数，然后锁存、译码输出到数码管显示。

原理框图如图2-1所示。

图2－1中小规模数字集成电路方案框图

方案二：

采用MCS-51系列单片机，将欲测量的输入信号（1Hz～10MHz）进行限幅、放大、整形和分频处理，利用单片机进行频率、周期的测量和计算处理，运算结果并行输出到数码显示。

如图2－2所示，显然此种方案由于采用单片机技术，利用定时器计时一段时间，在通过计数器在这段时间内计数，实现用计数法测量频率。

图2-2基于单片机方案框图

方案三：

采用FPGA+nios软核cpu组合，外围信号输入电路经放大整形调理，fpga采集

模块负责输入信号的采集，nios负责对采集信号的运算及人机界面的控制，如图2-3所示，

为了进一步提高测量频率的精度和实时性，采用等精度测量频率，用FPGA可以容易实现

等精度频率的测量。

图2-3基于FPGA方案框图

显然方案二要比方案一简洁、新颖，但从系统设计的指标要求上看，要实现频率的测量范围1Hz～10MHz，但由于使用的是计数法测量频率，在频率较低时会产生较大的误差，方案三利用FPGA高速的信号采集处理能力，采用等精度测量频率，在整个频率范围测量内都能达到相同的精度，不随频率变化而变化测，因此选用方案三作为具体实施的方案。

3工作原理及其系统框图

常见的测量原理有三种计数式直接测频法、计数式直接测周法、等精度测量法。

3.1计数式直接测频法

计数式直接测频的原理方框图如图3-1所示。

图3-1直接测频法原理图

其中主门具有与门的逻辑功能，主门的一个输入端送人的是频率为fx的窄脉冲。

它是由被测信号经放大整形后得到的，主门的另一个输入端送入的是来自门控闸门信号时间Ts。

因为门控是受时基控制，所以Ts既准确有稳定。

设计时通过晶振和分频器的配合，可以获得0.1s、1s、10s等闸门时间，由于主门的与功能，其输出端只有在闸门信号Ts有效期间才有频率fx的窄脉冲输出，并送到计数器去计数，计数值为N=Ts/Tx=Ts*fx，它与被测信号的频率fx成正比，由此可得

fx=N/Ts（3.1）

由上式可知，当闸门时间Ts为1s时，N值即为被测信号的频率。

计数式直接测频方法由于主门的开启时间与被测信号之间不同步，而使计数器值N带有±

1量化误差，且当被测信号频率越低时，该量化误差的影响越大，若再考虑由晶体振荡器引起的闸门时间误差，则对式（3.1）进行误差的累积与合成运算后，可得到计数式直接测频误差的计算公式如下：

（3.2）

上式右边第一项为量化误差的相对值，其中△Nx=±

1，第二项为闸门时间的相对误差，数值上等于晶体振荡器基准频率的相对不确定度∣△fc/fc∣。

分析表明，在fx一定时，闸门时间Ts选得越长，测量准确度越高，而当Ts选定后，fx越高，由于±

1误差对测试结果的影响减小，测量准确度越高。

但是随着±

1误差影响的减小，闸门时间自身的准确度对测量结果的影响不可忽略，这时可认为∣△fc/fc∣是计数式直接测频率准确度的极限。

3.2计数式直接测周期

周期测量基本原理图如图3－2所示：

图3－2直接测周法原理图

与计数式直接测频原理方框图相比，其中门控改由输入信号放大、整形和分频后的脉冲控制，所以闸门时间的宽度就等于K倍被测信号的周期KTx，而主门的另一个输入端有晶体振荡器和分频器产生周期为T0的时标脉冲信号。

由于主门的与功能，它只在kTx期间有时标脉冲信号输出，并由计数器计数，其值为N。

不难看出，被测信号的周期为：

Tx=NT0/K（3.3）

与计数式测频类似，由于Tx和T0之间也不是同步的，所以计数值N也带有±

1量化误差；

此外，由于晶振的不确定度，时标的周期T0也存在误差；

最后，由于被测输入信号中噪声的影响，使经放大整形后的脉冲周期Tx中还引入一种触发误差。

对式（3.3）进行误差累积和合成的运算，可以得到测周期误差的计算公式如下：

（3.4）

上式右边第一项为量化误差的相对值，其中计数误差△Nx=±

1；

第一项为时标的相对误差；

第三项为触发误差

，其中R为被测信号Vx与噪声Vn比，可有公式R=20lg（Vx/Vn）计算（单位dB）。

要降低触发误差，就必须增大信噪比R，并采用多周期测量，还可以在整型电路中采用具有滞回特性的施密特电路来减小噪声的影响。

分析表明，在倍率K和时标T0固定是，与测频率相反，测量周期的误差随被测信号的频率升高而增大；

此外，由于有限的信噪比，是触发误差成为影响测量周期准确度的主要因素，采用多周期测量可以有效的降低触发误差的影响。

3.3等精度测量原理

与直接测量法相比，等精度测量法的优点是，可在整个测频范围内获得同样高的测试精度和分辨率，图3-3（a）所示，其工作原理时间波形图如3-3（b）所示。

图3－3（a）等精度原理图

fx为输入信号频率，fc为时钟脉冲的频率。

A、B两个计数器（分别为时间计数器和时间计数器）在同一闸门时间T内分别对fx和fc进行计数。

计数器A的计数值Na=fxT，计数器B的计数值为Nb=fcT。

由于Na/fx=Nb/fc=T,则被测频率fx和周期Tx分别为

（3.5）

（3.6）

式（3.5）中T=Nb/fc，为时钟的周期。

图3-3（a）中的同步电路（D触发器）的作用在于使计数闸门信号与被测信号同步，实现同步开门，并且开门时间T准确地等于被测信号周期的整数倍，故式（3.5）、式（3.6）中的计数值Na没有±

1量化误差，计数值Nb虽然有±

1量化误差，但由于fc很高，Nb》1,所以Nb的±

1量化误差的相对值为（±

1/Nb）很小，且该误差与被测频率fx无关，因此在整个测频范围内，倒数计数器能够实现等精度的测量。

该测试方法需要的除法运算功能，由于有加入NIOS微处理器所以不难实现。

图3-3（b）等精度原理波形图

图3-3（a）中的预置闸门脉冲相当于普通计数器的闸门时间脉冲，通常有10s，1s，0.1s等值，在倒数计数器中该阀门被同步化闸门T取代，从而使A计数器消除了±

1量化误差，这正是它能够获得很高的等精度测量效果的关键所在，但同步化闸门T也是未知量，所以需要增加另一个计数器B来测量T的宽度，通过其计数值Nb来计算出T的宽度，再根据频率的定义，由公式fx=Na/T就能计算出被测信号的频率。

其中Na为计数器A的计数值，若将T=Nb/fc代入次式，就可得到与式（3.5）、（3.6）一样的结果。

考虑计数值Nb中的±

1量化误差、时钟fc的不确定度和同步门T的触发误差时，根据式（3.5）、（3.6）可推导出测量误差计算公式如下：

（3.7）

式（3.7）中R=20lg（Ux/Un），为输入被测信号的信噪比，k为多周期倍率。

与式（3.2）式（3.4）相比较，式（3.7）中没有对被测信号计数引起的±

1量化误差，只有Nb计数器在同步门T期间的±

1计数误差Tc，而且与被测信号的频率无关，即在整个测量段上是等精度的。

假定输入通道放大器的制作工艺较高，它所产生的噪声可以忽略，这时触发误差仅由被测信号本身质量来决定，在评价测量方法时只应考虑内因，而不考虑外因，也即不考虑式（3.7）中第三项。

以典型数据为例，频率基准的不确定度

c/fc通常为10-7~10-9，假设时钟频率为10Mhz，则TC等于0.1us，若闸门选为1s，则Nb的±

1计数误差Tc/T仅为10-7.由此可见，这时等精度测量的精度在整个频段上均可达10-7量级。

4硬件系统实现

4．1硬件系统原理图

图4-1硬件电路原理图

当被测信号进入频率计系统，需先经过宽带放大器，在经过比较器输出TTL电平。

输入通道对200mV～5V、频率从1Hz到10MHz的信号进行放大和整形，成为TTL电平的标准数字信号。

4．1．1放大电路的选择

本系统在设计放大电路比较多种方案来实现，通过不断改进来达到系统要求的性能。

对放大电路的要求是把0.5V~3V的信号转换为TTL电平，频带宽度为1hz~10Mhz，所以放大电路应具有较大的输入阻抗、较小的输入电流、较强的抗干扰能力，并有很宽的通频带（1Hz～10MHz）和输出幅值达到TTL电平幅值。

有以下几种方案。

（1）高频三极管

三极管是一种控制元件，主要用来控制电流的大小，以共发射极接法为例（信号从基极输入，从集电极输出，发射极接地），当基极电压UB有一个微小的变化时，基极电流IB也会随之有一小的变化，受基极电流IB的控制，集电极电流IC会有一个很大的变化，基极电流IB越大，集电极电流IC也越大，反之，基极电流越小，集电极电流也越小，即基极电流控制集电极电流的变化。

但是集电极电流的变化比基极电流的变化大得多，这就是三极管的放大作用。

IC的变化量与IB变化量之比叫做三极管的放大倍数β（β=ΔIC/ΔIB,Δ表示变化量。

）。

采用单级高频三极管：

如图4-2所示，三极管工作在放大信号时，首先要进入导通状态，即要先建立合适的静态工作点，否则放大信号会出现失真。

在三极管的集电极与电源之间接一个电阻，可将电流放大转换成电压放大：

当基极电压UB升高时，IB变大，IC也变大，IC在集电极电阻RC的压降也越大，所以三极管集电极电压UC会降低，且UB越高，UC就越低，ΔUC=ΔUB。

图4-2单级三极管放大电路

该电路参数达到在100Hz到1.5MHz频段中电压增益20DB。

而更高频段三极管放大倍数锐减，显然一级的三极管放大电路增益带宽积满足不了要求。

采用多级晶体三极管：

使用射极输出器作为输入级，以提高输入阻抗。

中、后级作为放大级，级与级之间电容耦合，前后级静态工作点相互独立，互不影响。

使用截止频率为1000MHz的三极管9018做放大级，由于放大器本身特性受到结电容影响，在高频时放大倍数下降，为补偿高频段放大倍数的下降，采用了RC高频补偿电路。

实验情况如下图4－3所示。

在图中，由于低频不能通过103，而通过220uF，信号被衰减，而在数百千赫兹以上的高频带，由于电容电抗减小，所以信号不衰减。

这就达到了降低低频增益、使频率特性均匀的目的。

图4-3三级三极管放大电路

本电路经过多次调试，参数仍不能达到题目的要求，且外围电路比较复杂，各偏置电阻受各三极管质量参次不齐需逐个调试，因而分立元件不予考虑，下面使用集成电路进行实验。

（2）采用集成运算放大器

运算放大器是集成器件，集成电路中大量使用有源器件组成的有源负载，以获得大电阻，提高放大电路的放大倍数；

将其组成电流源，以获得稳定的偏置电流。

所以一般集成运放的放大倍数与分立元件的放大倍数相比大得多。

而且其相对精度好，故对称性能好，特别适宜制作对称性要求高的电路。

AD811是一款宽带放大器，在增益为10的情况下，频带宽带可达到10M以上，可以轻松满足系统的要求。

图4-5增益-带宽

图4-4AD811电路图

4．1．2整形电路

（1）施密特整形电路

施密特整形电路具有回滞比较特性，利用多级反相器对放大后的波形进行施密特整形，使输出变为脉冲波形。

由于CMOS门电路有一个固定的阀值电平，对于信号脉冲中低于阀值电平的部分，门电路的输入端不予响应。

利用门电路的这一特点，常将其直接用于对脉冲的整形。

在实际电子电路中，集成门电路是其中应用最多的电路之一。

如图4－6所示。

图4-674HC04原理图

它的用途除了作控制门之外，还用来组成时钟脉冲发生器。

由于一块集成门电路中往往包含几个独立的门电路，在组成一些电路的主要结构之后总有一些多余的部分。

可以利用这些多余的部分来作脉冲的整形、反相以及放大等用途。

对于某些要求较高的电路，直接用门电路整形，有时还不能满足要求，而是将门电路组成一个施密特触发器，利用施密特触发器的滞后特性，使脉冲的整形符合电路的要求。

图4-774HC04串联

本系统使用74HC04六反相器，采用串联三个配合前置放大电路输出的反相位，使整形信号保持不失真状态。

而由于采用了HC型号，输出转换时间tTHL/tTLH仅为7ns，能够满足系统要求。

（2）采用比较器

集成电压比较器比集成运放的开环增益低，失调电压大，共模抑制比小；

但其响应速度快，传输延迟时间短，而且可将模拟信号转换成二值信号，即只有高电平和低电平两种状态的离散信号，不需外加限幅电路就可直接驱动TTL、CMOS等集成数字电路。

如图4－8所示。

图4－8比较器电路原理

所以采用比较器可以简单地地完成设计。

采用高速比较器MAX901可以处理高达10MHz的输入信号。

MAX901有低输入失调电压和电压范围灵活等特点，响应时间最大仅7ns，输出电平可与TTL电平相配合，且在后置电路中不需整形电路，大大简化了电路设计。

综合考虑使用比较器作为整形电路。

4．2FPGA控制电路

4.2.1FPGA芯片选型

FPGA系统是整个硬件系统的核心，它既是协调整机工作的控制器，又是数据处理器，本设计使用Altera公司生产的CycloneII系列的EP2C5Q208作为控制核心。

如下图4-9所示。

图4-9EP2C5引脚图

在Altera大获成功的第一代Cyclone器件系列基础之上,CycloneII 

FPGA从根本上针对低成本进行设计,为成本敏感的大批量应用提供用户定制特性。

CycloneIIFPGA以低于ASIC的成本实现了高性能和低功耗。

CycloneIIFPGA由使用方便的免费Quartus 

II网络版设计软件、多种知识产权（IP）和硬件开发套件提供支持,可以迅速实现低成本FPGA方案开发。

CycloneII器件提供针对低成本应用的用户定制FPGA特性,其密度分布范围广,含有丰富的存储器和嵌入式乘法器,并提供多种封装选择。

CycloneII器件还支持低成本应用中常见的各种外部存储器接口和I/O协议。

CycloneII接口和协议应用。

AlteraCycloneII采用全铜层、低K值、1.2伏SRAM工艺设计,裸片尺寸被尽可能最小的优化。

采用300毫米晶圆,以TSMC成功的90nm工艺技术为基础,CycloneII器件提供了4,608到68,416个逻辑单元（LE）,并具有一整套最佳的功能,包括嵌入式18比特x18比特乘法器、专用外部存储器接口电路、4kbit嵌入式存储器块、锁相环（PLL）和高速差分I/O能力。

本设计所选FPGA型号EP2C5，参数如表4-1所示

表4-1

CycloneIIFPGA简介

器件

EP2C5

EP2C8

EP2C20

EP2C35

EP2C50

EP2C70

逻辑单元

4,608

8,256

18,752

33,216

50,528

68,416

M4KRAM块

（4k比特