如何为D类放大器选取合适的参数文档格式.docx
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由于BVDSS与MOSFET通态电阻RDS（on）有关,选择一个尽可能最低的BVDSS是很重要的，因为高的BVDSS将导致高的RDS（on），从而MOSFET的功耗将更高。
如今我们已经知道MOSFET的总功耗将决定放大器的效率。
这些功耗是MOSFET的传导损耗，开关功耗以及栅极电荷损耗的总和。
而且，MOSFET的结温TJ和散热片的大小取决于总功耗。
因此，高功耗将导致结温增加，从而增加散热器的尺寸。
由于MOSFET的传导损耗直接与RDS（on）有关，对于标准的栅控MOSFET，通常该参数都将在数据页中给出，条件是25°
C和VGS=10V。
放大器工作期间，RDS（on）和漏电流决定了MOSFET的传导损耗，并可以容易地通过方程3计算出来。
由于RDS（on）与温度有关，在热设计中必须注意，以避免热量溢出。
此外，所有工作条件下，结温TJ（max）都不能超过数据页中的规定值。
因此，计算MOSFET的传导损耗时，必须采用TJ（max）和最大IDRMS电流条件下的RDS（on）。
从图2中可看到，较低的RDS（on）将导致较低的MOSFET传导损耗，从而将得到更高的D类放大器效率。
栅极电荷Qg是另一个直接影响MOSFET开关损耗的关键参数，较低的Qg将导致更快的开关速度和更低的栅极损耗。
MOSFET的开关损耗定义为：
开关损耗是MOSFET导通和关断时开关时间所引起的，可以简单地通过将开关能量Esw与放大器的PWM开关频率fsw进行相乘而获得：
开关能量Esw通过下式获得：
式中，t为开关脉冲的长度。
利用放大器参数和MOSFET的数据页，可以通过公式7求得PSWITCHING。
式中，Vbus为放大器的总线电压，tr和tf则分别是MOSFET的上升和下降时间。
Coss
为MOSFET的输出电容，Qr为MOSFET的体二极管反向恢复电荷，K为系数，该系数的引入原因是考虑到MOSFET的TJ以及特定的放大器条件，如IF和dIF/dt。
相类似，栅极损耗可以通过下式获得：
式中为栅极驱动器的电压。
除了像MOSFET的开关延迟时间所引起的定时误差会影响放大器的线性度，Qg也会影响放大器的线性度。
然而，相对于死区时间，由MOSFET开关所引起的定时误差就显得不太重要了，故可以通过选择合适的死区时间来大幅降低该误差。
实际上，MOSFETQg对放大器的效率的影响要比对线性度的影响大得多。
由于可以通过优化死区时间来改善线性度，应该降低Qg，这主要是为了实现较小的开关损耗，如图3所示。
体二极管和效率
MOSFET的结构中有一个内置固有的反向体-漏二极管，该二极管呈现为反向恢复特性。
该特性对放大器的效率和EMI性能都有影响。
可以通过将反向恢复电荷Qrr（由温度、正向电流IF和dIF/dt所决定）保持在最小值，使反向恢复损耗降低到最小，从而把开关损耗降到最小。
然而，死区在这里也起作用。
实际上，死区时间的减小将使得换相电流在绝大部分时间内都留过MOSFET沟道，从而减小了体二极管电流，进而减小了少数载流子电荷和Qrr。
不过，较小的死区时间将会引起冲击电流。
这对功率桥MOSFET来说是一个存在风险的条件，这也将降低放大器的性能。
因此，设计师必须选取一个最佳的死区时间，即能够大幅减小Qrr，同时又要能够改善放大器的效率和线性度。
此外，Qrr还与D类放大器的EMI贡献有关。
高恢复电流再加上电路的杂散电感和电容，将会在MOSFET中产生很大的高频电流和电压瞬变振铃。
于是，将会增加EMI辐射和传导噪声。
因此，为了避免这种瞬变并改善EMI性能，采用较小的和软恢复电流是至关重要的。
由于较小的软反向恢复将会改善放大器的效率并降低EMI，原因是MOSFET中的开关损耗和电流-电压瞬变振铃的降低。
在为D类放大器选择合适的MOSFET时需要考虑的另一个参数是晶体管的内部栅极电阻RG（int），这是一个与温度变化有关的参数，随着温度的上升将增大。
该参数影响MOSFET的通断开关时间。
高RG（int）将会增加总的栅极电阻，减小栅极电流，从而增加开关时间。
因此将增大MOSFET的开关损耗。
此外，RG（int）的变化还会影响死区时间控制。
MOSFET封装
同等重要的还有MOSFET的封装，因为封装不仅对性能影响很大，而且还影响成本。
像封装的尺寸、功耗容量、电流容量、内部电感和电阻、电气隔离和装配工艺等在确定电路的PCB板、散热器尺寸、装配工艺以及MOSFET的电气参数时都极为重要。
类似地，封装热阻RθJC也会影响MOSFET的性能。
简单地说，由于较低的RθJC将会减小MOSFET工作过程中的结温，从而将提供MOSFET的可靠性和性能。
由于电路的杂散电感和电容将影响放大器的EMI性能，内部封装电感将会对EMI噪声的产生起很大贡献。
图5中对利用相同的MOSFET芯片但内部电感不同的两种封装的EMI噪声进行了比较。
例如，将DirectFETMOSFET（<
1nH）与TO-220（~12nH）
进行比较，发现前者具有更好的EMI性能。
其噪声大约比TO-220低9dB，尽管其上升和下降时间比TO-220大约快3倍。
于是，对于D类放大器的可靠性，效率，噪声性能及成本的改善来讲，封装的选择是非常重要的。
最后，最高结温TJ（max）也是非常关键的，因为它决定了散热器的大小。
具有较高结温的MOSFET可以承受较高的功耗，因此，需要较小的散热器。
从而减小了放大器的尺寸和成本。
数字音频MOSFET
综合考虑了上述各种参数，IR公司特别开发出了用于D类音频应用放大器的功率MOSFET，称作为数字音频MOSFET。
为了改善其总的D类音频放大器的性能，设计中对尺寸和多个参数进行了专门优化。
如前所述，RDS（on）和Qg是决定MOSFET功耗的关键参数。
这些参数与MOSFET的芯片尺寸密切相关，并在它们之间存在着一些折中。
大的MOSFET尺寸意味着更低的RDS（on）和更高的Qg，反之亦然。
因此，最佳的芯片尺寸将会实现更低的MOSFET功耗，如图6所示。
进一步，数字音频MOSFET将保证能提供一个最大的RG（int），更低的Qrr以及一个高达150°
C的TJ（max），并且能够被装配在像DirectFET这类效率最高的封装内，以便为D类音频放大器应用提供高效率、稳健性以及可靠的器件。
为了简化设计师的MOSFET的选择过程，表2中列举出了一系列为应用进行了关键参数优化的数字音频MOSFET。
这些MOSFET采用了最新的工艺技术来实现最佳的参数组合。
同时，DirectFET封装技术将寄生电感和电容减到最小，从而降低了EMI干扰。
表2：
列举出关键参数的一系列数字音频MOSFET。
进一步，将DirectFET数字音频MOSFET（IRF6445）与合适的控制器加驱动器（IRS2092S）一道使用，就能够实现图7所示的双通道120W半桥D类音频放大器。
对上述参考设计所实测的性能显示，在1kHz处的总谐波失真加噪声（THD+N）只有大约1%左右。
当驱动图8所示的4Ω阻性负载时，每个通道的效率达到了96%。
其结果，功耗低于常规需求（只有连续额定功率的1/8）。
于是，对于120W的D类音频放大器，在正常工作条件下无需采用散热器。
此外，驻留噪声仅有170?
V，电源电压为±
35V。
结论
对于D类音频放大器性能的优化、尺寸和成本而言，像BVDSS、RDS（on）、Qg、Qrr、RG（int）、TJ（max）这些MOSFET参数以及封装都起着关键的作用。
然而，不可能以偏概全，因为不同的功率电平需要不同的组合。
因此，根据输出功率的要求，设计师必须仔细地选取合适的参数组合来实现放大器的最佳性能，并降低尺寸和成本。
数字音频MOSFET中的各种参数必须被优化，才能实现最佳的D类放大器的综合性能。
问题和挑战
高性能的产品往往功耗也很高。
设计人员的目标就是在某个特定设计中找到性能和功耗之间的完美平衡。
当高速度成为产品的必需特征时，就需要实现性能的优化，并解决一切其它问题以实现低功耗。
在系统级、芯片级甚至是晶体管级设计中，有很多设计和工艺方法可以实现经济型性能，达到较长的电池寿命。
缩小技术差距
图1总结了当前移动设备行业面临的主要挑战。
1G、2G、3G和4G四代技术的阶梯函数反映了蜂窝式传输技术在速度上的改进。
这种情况也应验了Shannon定律：
即8个半月之内传输速率会提高一倍。
根据摩尔定律，半导体厂家需要18个月来将晶体管的数量翻倍，从而将微处理器性能提高一倍；
电池厂商需要5－10年的时间来在电池密度上实现较大的增加；
而存储器存取速度则需要每隔12年才能够增高一倍。
图1：
主要技术差距[1]
这些差距体现了移动设备行业面临的挑战，包括：
微处理器和存储带宽的差距
功耗降低的差距
算法复杂性的差距
这些差距是移动设备实现成功商业化所要面临的主要障碍。
为了提供未来网络所需要的先进功能和服务，正如关于算法复杂性的Shannon定律所预测的一样，系统性能改进的速度必须高于摩尔定律中规定的速度，而不会扩大功耗。
在移动设备领域，人们以前一般是通过提高每个指令的效率或者同时执行多个指令来解决这一问题。
但Shannon定律和摩尔定律之间差距的日益扩大，意味着光靠增加晶体管和提高频率已经无法将之缩小了。
保持常启，永不断电：
移动时代的矛盾理论
掌上便携式设备让人们可以随时随地使用，却也让人们受到了电源线、插头和插口的限制。
带多模式广播、彩色显示屏、3D音效、视频和游戏功能的高端设备要求电池在不充电的情况下拥有更多能量。
人们的感觉从一直能够接触到电源的踏实感，变成电源远离带来的无助感。
便携式设备的用户俨然已经成为了“插口猎人”。
他们总是在机场、酒店、会议室和家里四处寻找电源插口，给便携式设备充电。
给电池充电成为了人们新的例行公事。
电源板上插满了便携式电子设备，就像在食槽里吃东西的动物。
在你睡觉之前，必须把手持设备和手机插到插座上充电。
而数码相机和iPod播放器也在墙壁插座上争夺地盘。
人们的通勤时间变成了关键的充电时间。
你总能够看到穿着讲究的专业人士守在需要充电的设备旁边。
旅行者的包里总是装着大把的充电器。
在消费电子领域，充电已经成为了最少被提及却绝对最重要的话题。
电池的容量每年都在扩大，电路的发展也让设备的功效不断提高。
但电池仍然不能满足人们对于使用时间的不断增加的期望。
达到电池寿命和性能、成本之间的平衡
移动电子消费者已经习惯了音频产品的大小、重量、成本和电池寿命。
新的产品无论具备什么功能，都会被人们以这些已有的因素来衡量。
新型的以数据为核心的产品，如果与现有的音频产品相比有任何退步，都会影响它的推广。
一个能够提供高速数据率的移动产品，需要更强大的计算功能和更大的RF功耗，从而必定导致更短的电池使用寿命。
在这一方面，每种技术都有会影响电池使用寿命的特殊的能量要求。
电池技术的进步将改进所有的无线电接入技术，因此，现有的各种技术在使用电池能量的方式上的差异，很可能将持续一段时间。
图2展示了不同传输技术的峰值功耗对比。
其中的数值考虑了数字处理和RF两个因素。
图2：
各种蜂窝通信技术的移动功耗对比。
图3：
一部手机的功耗。
（源自www.P）
图3展示了一部手机采用不同蜂窝技术的功耗对比。
手机在以下情况下会耗电：
1、开机－开启键盘和液晶背光－寻找网络—出现欢迎词
2、关闭键盘背光－显示屏变暗
3、显示屏开启，但键盘背光关闭
4、显示屏变空白
5、开启外部显示屏背光
功率vs.电能
尽管人们在交谈中常常不免把功率和电能对等起来，但我们必须理解这两个概念之间的区别。
在移动产品平台中，功率和电能的概念定义如下：
功率=电功/时间（瓦特）
电能=功率×
时间（焦耳）
移动设备的功率是指其在每个时间单位内所消耗的电能。
相反地，电能则是功率与时间之乘积。
由于电池所存储的电能是有限的，电能管理的目的就是要将设备执行每个任务时所需要的电能最小化。
在某些情况下，将功率最小化就是将电能消耗最小化，但并非所有情况都是如此。
有些任务在执行时，在短时间内以高速度高功率工作所消耗的电能，比长时间以低速度低功率工作消耗的电能要少。
我们是该降低电能，还是降低功率，取决于应用的不同。
那些持续时间固定的任务，例如播放视频或音频，是一个重要的应用类别，其所需的电能和平均消耗功率是成正比的，因为任务的持续时间不变。
这一类别的应用包含了等待，要么是在设备开启时等待用户输入，要么是在设备关闭时将数据保存在内存中，或让时钟计时。
对于这类任务来说，将功率最小化就能将电能最小化。
因此，在谈到节能时，我们必须区分降低功率和降低电能之间的区别。
电能和功率是有差别的。
电能的公式是功率乘以时间。
降低功率并不代表一定降低了电能。
这里有一个简单的例子。
当静态功率可以忽略不计时，对于一个特定的应用，当其完成任务所需周期次数是一样时，不管应用是在短时间内以快速度完成，还是以一半的频率和两倍的时间来完成，所消耗的电能都是一样的。
但是，当系统中存在较大的静态功率（如偏置电流和泄漏）时，由于在整个活动期间的功率是一样的，以更低速度（或更低功率）运行时的功效就更低。
我们的目的是要将系统最优化以提高能效。
功率可以分为两类：
静态功率和有源功率。
任何DC电流源（如基准电路）、模拟设计甚至是产品的意外短路，都会产生静态功率，而有源功率则来自采用Alpha开关的电路的开关行为。
而在另一方面，电能则是功率与时间的乘积：
总电能＝功率×
时间
图4：
电能vs.功率[14]
·
电能
－等于功率和时间之乘积
－降低功率≠降低电能
降低功率很可能无法降低电能，比如当静态功率较高且频率减半时。
虽然总功率降低了，但是由于需要多个时钟周期才能完成一个任务，如果频率减半了，那么就需要两倍的时间来完成，这样将增加执行任务所消耗的电能（如图4）。
功耗的原理
本节将概述功耗的原理。
互补型金属氧化物半导体（CMOS）IC的功耗可以分成动态功耗（开关＋短路）和静态功率。
下面的等式展示了动态和静态功率的主要原理：
功率等式：
P（平均）=P（开关）+P（短路）+P（静态）
动态和静态功率的原理
动态功耗来自电路的活动，是由开关电容和短路电流产生的。
动态或有源功率＝P（电容式开关）＋P（短路电流）
P（开关）＝a电容式开关＝aC（V）.2F
C=电容负载
V=电源电压
F=开关频率
a=开关活动
开关电容是动态功耗的主要来源，是由电容器的充放电产生的。
从上面的方程式可以看出，共有4种方法可以降低动态功耗。
我们将在随后的章节讨论这些方法。
P（短路）=V*l短路P（短路）=当开关状态下N和P通道同时活动导致暂时短路时产生的Crow-bar电流或过渡电流。
静态功率＝DC功率
静态或泄漏功耗是电源电压和泄漏电流的产物。
泄漏功耗是泄漏晶体管和二极管的产物，在活动和静止模式下会自动显现。
此外，它还取决于制造过程。
静态功率包括次门限泄漏、反偏置泄漏和栅极泄漏电流。
移动设备的功能和能源工程师的方案之间的差距在不断增大。
《移动设备中的功率管理》第二章“从多层面看节能理论”，深入讨论了移动设备设计中的功耗、能源类别、工艺和晶体管技术及包装等多个问题。
第三部分则讨论了节能技术的各个层级。
节能技术的层级
节能方法是一种包含了工艺技术、包装、电路和模块设计、片上系统（SoC）设计、工具和系统及应用软件，来高效地利用系统可获得能源的整体性方法。
在上世纪的最后25年里，服务器、台式电脑、笔记本电脑和手持设备的性能和功能都实现了很大提升。
这些提升让人们更加渴望更快的运行速度、更强大的功能、更低的价格和更小外形及更好的便携性。
要确保新系统能够支持高端应用而不会大大提高能源消耗，高能效的设计是至关重要的。
这就要求设计人员反复考虑如何在给定的能量下实现更好的性能。
要开发出这样的高能效平台，就必须综合软件、处理器、硬盘、电源、无线电和显示屏等系统所有常见的组成部分。
一个整体性方案必须包括高端的节能微架构、业界领先的硅技术和制造工艺、世界一流的研发、节能型技术以及无以匹敌的生态系统构建能力（包装、软件和工具等）。
表格1展示了各个层次设计上所用的一些特殊技术。
表格1
要解决涉及到大量数据的复杂的功率管理问题，一个常见的方法是将问题分解成多个可处理的部分，然后一次解决一个部分。
如果问题的各个部分都很小，那么整个问题就可以处理掉。
当然，这里的诀窍是要将所有部分都重新整合到一起，为最初的问题提供解决方案。
这个最终的整合步骤，往往容易被忽视，因此，由于组织上的失误，再好的技术也无法解决问题。
这个方法已经被长期用于复杂的工程设计项目中，而现在也日益出现在低功率设计领域。
分层式设计可以大致被分成三大类：
计划、执行和汇集。
计划也被称为“自顶向下的”设计，是将整个设计分解成被单独执行的各个块。
计划是至关重要的，因为它设定了整个项目的基线，必将带来一个能够在时间、尺寸、功耗等要求上都达到项目目标的最终设计。
图5：
分层式设计。
执行和汇集，有时也叫“自下而上”的设计，是执行各个区块详细设计的过程。
汇集是将设计中的所有区块都集结到一起，来形成最终的产品。
在这个过程中，常常有在计划过程中需要考虑的预先存在的IP区块（如存储器和内核等），需要在汇集步骤里被添加到设计中。
另外，在最终芯片的汇集过程中添加“胶合逻辑”是更有效的，而不是在结构中添加，因为它有一个需要在“自下而上式”设计过程中执行的单独区块。
设计人员开发和采用分层式设计，是有多个原因的。
其中的主要原因一般是由于复杂的处理，以及缩短大型设计成本回报时间的需要。
利用一个分层式设计方法，设计可以被不同的团队在不同的地点来完成，形成整个产品并行设计的场面。
另外，SoC设计和知识产权（IP）复用方法也要求在芯片设计中采用分层式设计，因为它们要将预先存在的区块加入到设计过程中。
图6展示了一个SoC区块图示例，以及构成SoC的各个模块。
图6：
典型SoC区块图示例。
（资料来源：
:
i.MX集成型便携式系统处理器）
例如，一个SoC包含了硬件和控制内核、外围设备及接口的软件。
SoC设计流程的目的，是要并行开发硬件和软件（图7）。
大部分SoC从从预先认可的硬件IP块和对其进行控制的软件设备驱动器开发而来。
硬件区块被EDA工具整合到一起，而软件模块则由一个软件集成式开发环境集成。
设计流程中的一个关键步骤是仿真：
基于一个现场可编程门阵列（FPGA），硬件被映射到一个模仿SoC的仿真器上，而软件模块则被导入到仿真平台的存储器中。
设置之后，仿真平台会让SoC的硬件和软件能以最接近全速的速度被测试和调试。
在仿真完成后，SoC的硬件会在IC制作前遵循其设计的位置和布线状态。
在将SoC发到工厂进行生产之前，设计人员会验证SoC的功能正确性。
这个过程叫做验证。
验证过程中会采用硬件描述语言。
随着SoC复杂性的日益提高，验证人员开始运用SystemVerilog和SystemC等硬件验证语言。
验证过程中发现的漏洞，会被报告到设计人员那里。
一般来说，SoC设计的时间和精力有70％是花在了设计的验证上。
我们将在本书随后的篇章里深入讨论低功率SoC设计、工具和标准的某些方面。
图7：
软件和硬件协同设计。
采用分层式设计还有一些其它不那么明显的因素，而这些因素又是由于当前传统型点工具设计流程的限制所导致的。
很多设计团队被迫采用分层式设计，仅仅是因为其工具流程的限制。
比如，市场上领先的逻辑合成系统，处理门区块的能力都有限。
在其它情况下，设计人员利用分层式设计的原因，则是为了通过确保某个设计区块的整合，来达到设计的时间要求。
这并不是一个最佳的方法，因为其目的仅仅是为了控制设计中很小的几部分，却牺牲了设计的整体。
在接下来的篇章里，我们将从工艺和晶体管技术开始，讨论便携式设备低功率设计的分层式方法。
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