基于Virtex5的USB模块设计Word格式.docx
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第6周到第8周：
分析USB，DDR22，时钟，StrataFlash模块与XC5VLX50T的逻辑连接关系，绘制原理图。
第9周到第11周：
用CAD工具完成USB，DDR22模块和XC5VLX50T的PCB连接电路图。
第12周到第13周：
第14周到第16周：
提供XC5VLX50T和通讯四个模块的逻辑接口，绘制连接电路图。
第17周到第18周：
撰写毕业论文，准备答辩。
五、主要参考书及参考资料
1）《GenesysBoardReferencemanual》HenleyCourt著
2）《Virtex-5FamilyOverview》Xilinx著，
3）《嵌入式硬件系统开发流程》
4）《Genesys原理图》Diligent公司著
学生___XX______指导教师__XX___系主任___________
摘要
随着FPGA技术的不断发展，基于FPGA的开发平台在电路系统设计中具有越来越大的重要性。
Genesys是基于Virtex5FPGA系列中的XC5VLX50T芯片，集成了诸如Gbit以太网，DDR2存储阵列，USB等功能模块，构成了一个完善的、可以使用的的数字集成开发平台。
开发平台还具有可配置的时钟，HDMI视频接口，AC-97声卡系统，StrataFlash等功能模块。
本论文分析了Genesys开发系统的部分模块的设计原理和电路连接原理。
在分析Genesys相关模块工作原理的过程中，从模块的顶层功能定义出发，阐述了模块的信号定义；
并对部分模块的子模块进行深入讨论，确定模块的硬件实现方法；
在了解对应芯片的数据手册的基础上，完成相关模块的逻辑设计。
论文工作主要分析AdeptUSB模块、FPGA模块、StrataFlash模块、DDR2模块、时钟模块。
关键字：
virtex5，FPGA,，adeptUSB，strataflash，DDR2
ABSTRACT
Withthedevelopmentofintegratedcircuittechnology,thedigitalintegratedcircuitdesignbecomesmoreimportant.Genesysisacomplete,high-performancedigitaldevelopmentsystembasedonXC5VLX50Tchipanditintegratedmanyrelatedfunctionalmodule.
XC5VLX50TisaFPGAchipwithinVirtex5series.ThispaperanalyzesthedesignprinciplesandcircuitconnectionofsomemodulesofthechipdigitaldevelopmentsystemGENESYS.
IntheprocessofanalyzingthevariousmodulesofGenesys,thethesisstartsfromthetop-levelfunctiondefinitionsofthemodules,thengiveoutthemodulesignaldefinitionofthemodule.Ifneeded,somesub-moduleshouldgetfurtherdiscussed.Thenthepaperdiscusshowtogetthemodulehardwareimplementated.Accordingtothedatasheetofthechip,drawoutthecircuitconnection,andgiveoutthepinconnectionrelationshipwithXC5VLX50T.
Thethesis'
workconsistsofmkFPGAconfigurationmodule,AdeptUSBmodule,theStrataFlashmodule,DDR2module,clockmodule.
Keywords：
virtex5，FPGA，adeptUSB，strataflash，DDR2，clock
第一章概论
FPGA技术在可编程器件的基础上发展而来，能够作为专用集成电路领域中的半定制电路。
Xilinx的FPGA产品从最初的包含64个CLB、58个IOB的芯片到Virtex5系列的1200个IOB，FPGA技术发展迅速。
在不同的FPGA核心芯片的基础上，许多公司都做出了自己的开发平台，比如Genesys、FA161开发平台。
1.1研究背景
FPGA技术是FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
FPGA是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
Xilinx于1985年推出了2000系列的FPGA。
该系列的FPGA是世界上第一款基于SRAM的可编程FPGA，包括两个器件：
第一个器件由8x8〔共64个）的可配置逻辑模块（CLBConfigurableLogicBlock）构成，并在芯片的周边提供了58个输入输出接口模块（IOB，I/OBlock）；
第二个器件出10xl0的CLB构成，并提供了总共74个IOB单元。
自Xilinx推出第一款FPGA之后，世界上的其他公司也相继推出各自的FPGA产品。
如Actel推出很有特色的反熔丝（Anti-fused）FPGA。
1987年Xilinx推出了它的第二款3000系列的FPGA，距第一款FPGA的推出只有2年的时间。
自从第二代FPGA问世以来，各种FPGA的应用开始层出不穷，电路复杂度也相继上升。
这时，Xilinx就开始研制第三代FPGA产品，AT＆T也开始开发自己的下一代FPGA。
Xilinx的第三代FPGA产品于1991年问世，而AT＆T的下一代产品育到1992年才研制成功。
认识到FPGA市场潜在的广阔空间，很多IC和软件厂商也开始向FPGA领域进军，包括一些著名的公司，如Actel、AMD、A1tera、Intel、MentoGraphics、TexasInstrument。
Virtex-5系列是Xilinx公司2006年推出的全球首款65nmFPGA系列芯片,采用1.0V三栅极氧化层工艺技术制造，可提供多达330,000个逻辑单元、1,200个I/O引脚、48个低功耗收发器以及内置PowerPC®
440处理器、PCIe®
端点与以太网MAC模块，具体配置因器件而异。
Virtex-5系列采用第二代高级芯片组合模块（ASMBLTM）列式架构，包含5个截然不同的平台（LX，LXT，SXT，TXT,FXT），是FPGA系列中选择最为丰富的系列；
每个平台都拥有独特特性，以满足诸多高级逻辑设计的需求由于其强大的功能和接口特性，而且具有跨平台兼容性，LXT、SXT及FXT器件使用可调稳压器，可以在相同封装内实现引脚兼容。
XC5VLX50T芯片是该系列下的一款FPGA芯片。
该芯片的可配置逻辑块包以及有7200个Slice，130*20的阵列以及480Kb的最大分布式RAM；
芯片含有48个DSP48ESlice，最大2160Kb的BlockRAM，6个CMT，有一个支持PCIExpress的端点模块，4个以太网MAC，15个I/Obank，480个用户I/O。
Diligent公司在XC5VLX50T芯片基础上，集成了诸如Gbit以太网，DDR2存储阵列，USB等功能模块，构成了一个完善的、可以使用的的数字集成开发平台Genesys。
Genesys开发系统功能如图：
图1-1Genesys系统功能图
Genesys开发板和Xilinx的CAD工具都兼容，为FPAG开发节省设计成本。
开发板上集成了Diligent公司的USB2系统，该USB系统能够提供FPGA编程、实时电源监控、自动开发板测试、虚拟I/O功能。
为了和Xilinx的CAD工具兼容，开发板上集成了基于Xilinx编程电缆的iMpactUSB接口。
Genesys开发板还集成64位数据位宽256Mbyte的DDR2SODIMM，可配置的时钟模块，HDMI视频接口，AC-97声卡系统，StrataFlash模块。
1.2研究现状
FPGA开发板是在FPGA核心芯片的基础上，集成外部功能模块，构成的一个完整的系统。
目前有许多基于不同核心芯片，比如FA161开发板，其核心器件为AlteraCyclone系列的FPGAEP1C6；
开发板上还有USB1.1接口，USB2.0（CY7C68013A）接口，以太网（RTL8901S）接口，能够实现HDL程序开发、noisii程序开发、结合Matlab制作DSP。
Diligent公司的Genesys开发板的核心器件则是Virtex5系列的XC5VLX50T芯片，支持DiligentUSBport和XilinxiMpactUSBport、EthernetPHY接口。
Genesys开发平台的FPGA比起其它的开发板来说具有更主流性和兼容性，在USB技术方面有对JTAG技术的支持，内存空间能够达到256MByte,Flash存储空间也能256Mb,而FA161开发板则是16MByte的MT48LC4M32SDRAM芯片、4Mb的AM29LV320Flash芯片。
FPGA芯片是基于SRAM工艺的，不具备非易失特性，因此芯片每次上电后，都需要从外部导入配置比特流文件。
FPGA配置模块可以通过主模式、从模式以及JTAG下载模式进行比特流文件下载；
BPI配置模式归属于从模式。
此外，目前Xilinx还有基于Internet的、成熟的可重构逻辑技术SystemACE解决方案。
USB是通用串行总线的英文简写，USB模块能够提供高速数据交换。
目前很多公司做出了自己的USB模块，比如CH372USB模块、USB-4711bUSB模块、Easy-USB模块、AdeptUSB模块等。
不同模块提供的USB数据交换速率不一样，通信的数据通道位数也不一样;
Easy-USB能提供24为数据通道，而AdeptUSB能提供8位的数据通道。
StrataFlash是非易失型存储设备，目前主要由NOR闪存和NAND闪存两类；
输出传输一般都是并行进行。
包括Intel、Numonyx等公司都有大容量的Flash芯片，其Flash位宽一般是16位。
DDR2，双倍数据传输速率。
现在DDR2模块设计，会利用ODT（内部终结电阻）来简化DQ（数据选通总线）总线设计；
同时利用ODT能降低多重反射，提高信号完整性并增加时序余量。
时钟模块对于一个系统来说，仅提供一个时钟信号已经不能满足系统的需要，多样的、高稳定性的、用户可以自定义的时钟策略成为大多数时钟模块的主流方案。
大多时钟模块的设计都会在一个标准时钟信号的基础上，通过PLL等电路，进行降频或者倍频处理，产生需要的时钟信号。
1.3论文工作
论文作者在毕业设计期间对Genesys开发板的FPGA模块，AdeptUSB模块，StrataFlash模块，DDR2模块，和四种模块的设计原理分析，给出各芯片和XC5VLX50T的电路连接头。
完成的主要工作下：
（1）学习Virtex5系列的相关概念和知识，着重关注XC5VLX50T芯片的特性，了解芯片的内部模块功能和作用。
（2）分析GENESYS开发板的技术手册。
重点分析FPGA下载配置模块，AdeptUSB模块，StrataFlash模块，DDR2模块，时钟模块的原理。
（3）各模块进行顶层的功能描述和，绘制出模块的结构图以及部分模块的子模块结构图，给出模块的信号功能定义。
（4）分析所负责模块的硬件实现方法，芯片的工作方式，绘制模块的逻辑连接图。
1.4论文结构
本论文的内容共分五章，具体的安排如下：
第一章是绪论部分，首先介绍了XilinxVirtex5系列的特性，然后简介在Virtex5芯片基础上集成的GENESYS开发板，接着介绍了论文的工作，最后是论文结构。
第二章介绍AdeptUSB模块的工作原理，给出模块原理图，介绍模块信号功能定义，着重介绍了该模块的核心子模块的端点缓存技术；
再进一步介绍其子模块68013A模块、EEPPROM模块、Micro-USB模块的原理，给出这些子模块硬件实现方法和模块的逻辑连接设计。
第三章介绍FPGA模块的原理，FPGA芯片的结构；
FPGA配置模块的工作原理，配置方式，以及配置电路逻辑连接。
第四章介绍了DDR2模块、StrataFlash模块以及时钟模块的原理、硬件实现方法和逻辑连接。
第五章是结束语，对本论文所做的工作进行了总结。
第二章AdeptUSB模块设计
AdeptUSB模块是Genesys开发系统中的一个USB接口，该模块能够提供数据传输、通过电脑软件进行FPGA配置等功能。
AdeptUSB模块的存在，可以使得开发平台能够更好地和外部应用环境进行数据交换，提升了其应用性。
2.1AdeptUSB模块原理
AdeptUSB2模块的工作主要分为三个过程，模块的初始化和配置信息的加载，USB设备的连接，数据的传输。
在AdeptUSB2模块上电后，芯片会自动寻找外部存储设备并加载其中的配置信息。
68013A模块的IIC总线上连接了一个包含有FX2LP固件程序的E2PROM，固件程序将从E2PROM自动下载到68013A模块的RAM中，68013A模块内部的8051微处理器通过复位后运行下载的固件代码，此时VID/PID/DID的值包含在固件程序中。
此时，USB设备请求控制位RENUM将自动置为1，表示由该固件程序来处理设备的请求，而不是缺省的USB设备。
此时就完成了芯片的初始化和配置信息的加载。
当有USB设备的连接口通过AdeptUSBport接口接入后，68013A模块中的SIE会向零地址（当第一次接入时，每个USB设备都必须对零地址做出响应）发出获取设备描述的请求；
设备箱SIE返回ID数据，以便芯片识别；
68013A模块中的SIE发出设置地址请求，为刚接入的USB接口的设备分配唯一地址；
68013A模块中的SIE发出获取设备描述符请求，请求附加的设备信息，如中断数目，加载驱动类型等；
然后加载USB设备驱动，驱动加载成功之后，外部USB设备就与Virtex5芯片建立了连接，可进行数据传送了。
数据传送是在IFCLK时钟控制下进行的。
外部USB设备中的数据通过数据线正和数据线负传输到68013A模块的RAM或者FIFO端点中。
68013A模块通过IFCLK来传输数据。
IFCLK可以被设置成30MHz或者40MHz或者外部提供的时钟，且数据传输方式可以为异步或者同步传输方式。
读操作：
同步方式下，当FIFO指针在SLRD有效时，IFCLK的每一个上升沿累加；
异步方式下，FIFO指针在每次SLRD激活到撤销激活变化时累加；
SLOE提供FD[7:
0]的使能信号。
写操作：
同步方式下，当SLWR被激活时，FD总线上的数据在每个时钟信号的上升沿来时被写入FIFO（且FIFO指针加1）；
异步方式下，FD总线上的数据在每次SLWR激活到撤销激活变化时写入FIFO（并且指针加1）。
在读或者写的过程中，通过FIFOADR[1:
0]来选择68013A模块内部的四个EP2,EP4,EP6,EP8（EndPoint）端点中哪一个端点和FD数据线相连接，FLAG、FLAGB、GLAGC、FLAGD来标志端点的满或者空，防止数据传输时的溢出，PKTEND用来限定传输数据包的大小。
图2-1USB模块工作流程图
AdeptUSB模块的结构框图如下所示：
图2-2AdeptUSB的逻辑结构图
其信号功能如下表：
表2-1AdeptUSB系统外部接口表
信号名称
信号流向
宽度
信号描述
FLAGA
输出
1
CY7C68013A芯片内FIFO的标志管脚，映射FIFO的当前状态为满或空
FLAGB
FLAGC
FLAGD/CS#
输入
端点6FIFO选择信号，低电平有效
SLOE
Slave模式下控制FD的使能信号
SLWR
FIFO的写选通信号
SLRD
FIFO的读选通信号
IFCLK
双向
接口时钟
PKTEND
数据包结束信号
FIFOADR[1:
0]
2
选择四个FIFO端点的地址线
FIFODATA[7:
8
数据传输线
TMS
模式选择，TCK上升沿前建立
TDO
数据输出，TCK下降沿输出
TDI
数据输入
TCK
时钟输入
PROGRAM
FPGA重新配置信号
内部各模块之间接口定义：
表2-2AdeptUSB2内部各模块之间接口表
SDA
E2PROM与接口控制，双向
IIC的数据传输线
SCK
接口控制模块流向E2PROM
IIC的时钟控制线
D_P
Micro_USB与接口控制模块，双向
USB的数据信号线正
D_N
USB的数据信号线负
AdeptUSB模块内部包含3个子模块：
68013A模块，E2PROM模块，硬件接口模块。
68013A模块是该主模块的核心部分，需要支持USB2.0协议模块中的8位数据信号可以保证USB中数据的快速并行传输，并且支持JTAG来配置连接的芯片，同时也要支持数据传输。
E2PROM模块是存储固件程序以及VID/PID/DID，在上电后加载到USB控制模块的芯片上。
IICPROM模块的实现需要考虑存储空间大小、工作频率和主控芯片是否相匹配、是否内嵌IIC控制器等问题。
Micro-USB是提供该模块与PC主机的连接，接受来自USB接口数据。
2.2AdeptUSB子模块
2.2.168013A模块原理
68013A模块提供主机与设备之间的物理连接、发送连接和数据包连接。
目前的USB芯片有CH375、CYPRESS系列、PIC18FF4550。
其中CH375芯片具有HOST和Slave模式，不过只支持USB1.1。
PIC18FF4550是Microchip公司出品的带全速USB的8位高档单片机；
全速USB2.0下有1KB的双端口，支持32个端点（16对）和两种数据传输速率12MMbps和1.5Mbps），其数据端点和模块设计中的数据不匹配。
CYPRESS的EZ-USBFX2系列也是带有微处理器USB芯片，自持全速和高速的数据传输，也支持IIC总线接口，而且在市面是价格比较便宜，但具有处理能力强，构成系统电路简单，而且功耗较低，外围接口功能强大。
68013A模块的硬件实现是选取Cypress公司的EZ-USBFX2系列芯片中的CY7C68013A芯片。
该芯片集成了USB2.0系统微处理器，兼容USB1.1；
不过该芯片只支持两种传输速率：
全速12Mbps和高速480Mbps，不支持低速1.5Mbps；
芯片内嵌有IICPROM控制器，可以直接在IIC总线上悬挂E2PROM存储器。
1.CY7C68013A芯片介绍
CY7C68013A（EZ-USBFX2LP™）芯片是CYPRESS公司研发的世界上第一款集成USB2.0协议的微处理器接口控制芯片，也是高集成、低功耗USB2.0微控制器EZ-USBFX2™（CY7C68013）的一个低功耗版本，它支持12Mbps的全速以及480Mbps高速传输，可使用控制传输，中断传输，块传输和同步传输等四种传输方式进行数据传输。
CY7C68013A上集成有16KB的片内RAM、增强的8051微处理器、16位并行地址总线、8位数据总线、I2C总线、双串口、4KFIFO的可配置的存储器以及通用可编程接口（GPIF）、智能串行接口引擎（SIE）和USB2.0收发器。
2.端点缓存技术
68013A模块的内部逻辑结构原理图：
图2-368013A模块逻辑结构
68013A模块中有三个大小固定为64字节的端点缓冲区和4KB的公用缓冲区（图2-3中的4KBFIFO），其中4KB的空间可以配置成多种组合。
其端点的分布如图2-4：
图2-4端点化冲区配置图
端点缓冲区分为大小两种。
EP0和EP1是小端点，大小为64字节，只能被CPU读取，不能直接与外部逻辑连接。
EP2、EP4、EP6、EP8是大的，可配置的逻辑端点；
缓冲深度分为2、3或4，也是可以配置的。
EP4和EP8固定为512自己，是双缓冲；
端点EP2和EP6大小为512字节或者1024字节，可以配置成2、3或4缓冲。
流过大缓冲区端点的数据通常是由FIFO接口控制，通常不许要CPU参与，但必要时CPU可以存取这些。
EP0则是唯一的控制传输端点，也是唯一的双向传输端点，EP1IN和EP1OUT可配置为中断和批量端点。
EP2、EP4、EP6、EP8用来处理高带宽的USB2.0传输，可配置为中断、批量或者同步端点。
在数据传输时，端点/接口FIFO直接以USB2.0速率传输数据，无需CPU干预。
双缓冲区的作用是允许一个数据包在被8051微控制器访问时，另一个缓冲区可以
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