eda设计CPLD的信号发生器设计Word下载.docx
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在主控器内部也共有四个模块，既三角波模块，正弦波模块，方波模块和一个控制模块，通过编程可以分别设计这四个模块。
了【】
图3CPLD内部控制原理图
2.3.1.1三角波模块
三角波模块是在设计时置一变量作为工作状态标志，在此变量全为0时，当检测到时钟的上升沿时进行加同一个数操作，全为0时，进行减同一个数操作。
由于A/D转换采用12位的ADC7545芯片，且设64个时钟为一个三角波周期，输出每次加/减8。
设计程序如下：
LIBRARYIEEE。
USEIEEE.STD_LOGIC_1164.ALL。
USEIEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITYdeltaIS
PORT（clk,reset:
INSTD_LOGIC。
q:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））。
ENDdelta。
ARCHITECTUREbehaveOFdeltaIS
BEGIN
PROCESS（clk,reset）
VARIABLEtmp:
STD_LOGIC_VECTOR（7DOWNTO0）。
VARIABLEa:
STD_LOGIC。
IFreset=’0’THEN
tmp:
=”00000000”。
ELSIFclk’EVENTANDclk=’1’THEN
IFa=’0’THEN
IFtmp=”11111110”THEN
=”11111111”。
a:
=’1’。
ELSE
=tmp+1。
--------递增运算
ENDIF。
ELSE
IFtmp=”00000001”THEN
=’0’。
=tmp-1。
---------递减运算
q<
=tmp。
ENDPROCESS。
ENDbehave。
2.3.1.2正弦波模块
正弦波模块是对一个正弦波周期分为64个采样点，然后量化为8位2进制数据，最大值为255，最小值为0，由此得到正弦波表，经D/A转换得到波形。
设计程序为：
ENTITYsinIS
PORT（clk,clr:
d:
OUTINTEGERRANGE0TO255）。
ENDsin。
ARCHITECTUREbehaveOFsinIS
PROCESS（clk,clr）
INTEGERRANGE0TO63。
IFclr=’0’THEN
D<
=0。
ELSIFclk’EVENTANDclk=’1’THEN
IFtmp=63THEN---------一个周期取64点
CASEtmpIS----查表输出
WHEN00=>
d<
=255。
WHEN01=>
=254。
WHEN02=>
=252。
WHEN03=>
=249。
WHEN04=>
=245。
WHEN05=>
=239。
WHEN06=>
=233。
WHEN07=>
=225。
WHEN08=>
=217。
WHEN09=>
=207。
WHEN10=>
=197。
WHEN11=>
=186。
WHEN12=>
=174。
WHEN13=>
=162。
WHEN14=>
=150。
WHEN15=>
=137。
WHEN16=>
=124。
WHEN17=>
=112。
WHEN18=>
=99。
WHEN19=>
=87。
WHEN20=>
=75。
WHEN21=>
=64。
WHEN22=>
=53。
WHEN23=>
=43。
WHEN24=>
=34。
WHEN25=>
=26。
WHEN26=>
=19。
WHEN27=>
=13。
WHEN28=>
=8。
WHEN29=>
=4。
WHEN30=>
=1。
WHEN31=>
WHEN32=>
WHEN33=>
WHEN34=>
WHEN35=>
WHEN36=>
WHEN37=>
WHEN38=>
WHEN39=>
WHEN40=>
WHEN41=>
WHEN42=>
WHEN43=>
WHEN44=>
WHEN45=>
WHEN46=>
WHEN47=>
WHEN48=>
WHEN49=>
WHEN50=>
WHEN51=>
WHEN52=>
WHEN53=>
WHEN54=>
WHEN55=>
WHEN56=>
WHEN57=>
WHEN58=>
WHEN59=>
WHEN60=>
WHEN61=>
WHEN62=>
WHEN63=>
ENDCASE。
2.3.1.3方波模块
方波模块设计是交替送出全0和全1，并以32个延时实现，64个时钟为一个周期。
ENTITYsquareIS
PORT（clk,clr:
ENDsquare。
ARCHITECTUREbehaveOFsquareIS
SIGNALa:
BIT。
PROCESS（clk,clr）
VARIABLEcnt:
INTEGER。
IFclr=’0’THEN
a<
ELSIFclk’EVENTANDclk=’1’THEN
IFcnt<
63THEN
cnt:
=cnt+1。
Cnt:
=NOTa。
ENDPROCESS。
PROCESS（clk,a）
IFclk’EVENTANDclk=’1’THEN
IFa=’1’THEN
q<
q<
2.3.1.4控制模块
控制模块是通过SEL0和SEL1来选择波形，并且用reset作为清零开关结束上一次的波形选择。
通过q0—q7输出。
ENTITYch61aIS
PORT（sel:
INSTD_LOGIC_VECTOR（1DOWNTO0）。
d0,d1,d2:
INSTD_LOGIC_VECTOR（3DOWNTO0）。
OUTSTD_LOGIC_VECTOR（3DOWNTO0））。
ENDch61a。
ARCHITECTUREbehaveOFch61aIS
PROCESS（sel）
BEGIN
CASEselIS
WHEN“00”=>
=d0。
-----------三角波形出
WHEN“01”=>
=d1。
------------正弦波输出
WHEN“10”=>
=d2。
-----------方波形输出
WHENOTHERS=>
NULL。
2.3.2D/A转换模块
图4D/A转换电路
电路中，AD7545将波形数据转换为模拟信号；
LF353进行信号滤波和整形。
2.3.3晶振电路模块
图5晶振电路
在此电路中，通过12M的石英晶体和电容及74LS04来产生12MHz的频率电路。
2.3.4电源模块
图6电源原理图
在此电路中，220V电压经变压器到整流桥能产生直流电压，再通过电容滤波，通过7805和7905来产生稳定的+5V和-5V电压。
2.4设计验证
图7三角波仿真图
图8正弦波仿真
图9方波仿真图
2.5印制电路板设计
图10系统原理图
图11PCB板图
图123D图
3结束语
本文介绍了一种基于CPLD的信号器的设计方案，用VHDL语言来设计主控器部分，并用D/A转换将数字信号转换成模拟信号用示波器显示出波形。
主控器部分采用MAX+PLUSII进行仿真，仿真结果验证了设计的正确性。
致谢
在作者设计的过程中，指导老师陈卫兵给予了大力支持，陈老师认真负责的工作态度，严谨的治学精神和深厚的理论水平使作者受益匪浅。
在此表示感谢！
参考文献
[1]李国洪，沈明山.可编程器件EDA技术与实践[M].北京：
机械工业出版社，2004
[2]王金明.VerilogHDL程序设计教程[M].北京：
人民邮电出版社，2004
[3]潘松、黄继业.EDA技术实用教程[M].北京：
科学出版社，2002
[4]徐惠民,安德宁.数字逻辑设计与VHDL描述[M].北京:
机械工业出版社,2002
[5]杜建国.VerilogHDL硬件描述语言[M].北京:
国防工业出版社,2004.1
[6]廖裕平，陆瑞强.数字电路设计—使用MAX+plusII[M].北京：
清华大学出版社，2001
SignalGeneratorDesignBasedonCPLD
Name:
LiuZhiyiStudentNumber:
200440602115
Advisor:
ChenWeibing
Abstract:
ThisarticlegivesasignalgeneratordesignusingCPLDasthemaincontroller.AsaresultofusingEDAtechnique,thedesignproposalhasmanyadvantagessuchasoffastworkingspeed,smallsizeinhardware,highreliability.
Keywords:
SignalGenerator。
VHDL。
EDA。
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