电子技术课程设计智力竞赛抢答器电路设计Word格式文档下载.docx

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2.1主要元器件介绍3

2.2其他元器件介绍8

3.硬件电路各环节设计9

3.1抢答器部分9

3.2计时器部分9

4.整体电路仿真及实物制作12

5.总结与体会12

6.致谢13

一、设计任务与要求：

任务：

设计一个8路智力竞赛定时抢答器。

要求：

１．可同时供8名选手或8个代表队参加比赛，他们的编号分别是I0～I7，各用一个抢答按钮，按钮的编号分别与选手的编号相对应，分别是S0～S7。

２．给节目主持人设置一个控制开关S，用来控制系统的清零和抢答的开始。

３．抢答器具有数据锁存和显示功能，抢答开始以后，若有选手按动抢答按钮，编号便立即锁存，并在LED数码管上显示出选手的编号，同时，扬声器发出音响提示。

此时，输入回路封锁，禁止其他选手抢答。

优先抢答的选手的编号一直保持到主持人将系统清零时为止。

４．抢答器具有定时抢答功能，且一次抢答的时间为20秒，当节目主持人启动“开始”键后，要求定时器立即进行减法计数，并用显示器显示。

５．参赛选手在设定的时间内抢答有效，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零时为止。

６．如果定时抢答的时间已到，却没有选手抢答时，则本次抢答无效，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。

二、元器件介绍：

2.1主要芯片介绍：

（1）74LS373为三态输出的八D透明锁存器，　当三态允许控制端OE为低电平时，Q0～Q7为正常逻辑状态，可用来驱动负载或总线。

当OE为高电平时，Q0～Q7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。

当锁存允许端LE为高电平时，Q随数据D而变。

当LE为低电平时，D被锁存在已建立的数据电平。

当LE端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV。

74LS373

（2）74LS148为8线－3线优先编码器，74LS148工作原理如下：

该编码器有8个信号输入端，3个二进制码输出端。

此外，电路还设置了输入使能端EI，输出使能端EO和优先编码工作状态标志GS。

当EI=0时，编码器工作；

而当EI=1时，则不论8个输入端为何种状态，3个输出端均为高电平，且优先标志端和输出使能端均为高电平，编码器处于非工作状态。

这种情况被称为输入低电平有效，输出也为低电来有效的情况。

当EI为0，且至少有一个输入端有编码请求信号（逻辑0）时，优先编码工作状态标志GS为0。

表明编码器处于工作状态，否则为1。

由功能表可知，在8个输入端均无低电平输入信号和只有输入0端（优先级别最低位）有低电平输入时，A2A1A0均为111，出现了输入条件不同而输出代码相同的情况，这可由GS的状态加以区别，当GS＝1时，表示8个输入端均无低电平输入，此时A2A1A0=111为非编码输出；

GS＝0时，A2A1A0=111表示响应输入0端为低电平时的输出代码（编码输出）。

EO只有在EI为0，且所有输入端都为1时，输出为0，它可与另一片同样器件的EI连接，以便组成更多输入端的优先编码器。

从功能表不难看出，输入优先级别的次为7，6，……，0。

输入有效信号为低电平，当某一输入端有低电平输入，且比它优先级别高的输入端无低电平输入时，输出端才输出相对应的输入端的代码。

例如5为0。

且优先级别比它高的输入6和输入7均为1时，输出代码为010，这就是优先编码器的工作原理

74LS148

（3）74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中，

74LS48

（4）共阴极数码管引脚图如下：

（5）74LS192具有下述功能：

①异步清零：

CR=1，Q3Q2Q1Q0=0000

②异步置数：

CR=0，LD=0，Q3Q2Q1Q0=D3D2D1D0

③保持：

CR=0，LD=1，CPU=CPD=1,Q3Q2Q1Q0保持原态

④加计数：

CR=0,LD=1，CPU=CP，CPD=1，Q3Q2Q1Q0按加法规律计数

⑤减计数：

CR=0,LD=1，CPU=1，CPD=CP，Q3Q2Q1Q0按减法规律计数

74LS192是双时钟方式的十进制可逆计数器。

CPU为加计数时钟输入端，CPD为减计数时钟输入端。

LD为预置输入控制端，异步预置。

CR为复位输入端，高电平有效，异步清除。

CO为进位输出：

1001状态后负脉冲输出

BO为借位输出：

0000状态后负脉冲输出。

74LS192

（6）它的各个引脚功能如下：

　　1脚：

外接电源负端VSS或接地，一般情况下接地。

　　8脚：

外接电源VCC，双极型时基电路VCC的范围是4.5~16V，CMOS型时基电路VCC的范围为3~18V。

一般用5V。

　　3脚：

输出端Vo

　　2脚：

低触发端

　　6脚：

TH高触发端

　　4脚：

是直接清零端。

当此端接低电平，则时基电路不工作，此时不论TR、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。

　　5脚：

VC为控制电压端。

若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。

　　7脚：

放电端。

该端与放电管集电极相连，用做定时器时电容的放电。

2.2其他元器件介绍：

74LS04

74LS86

74LS11

三、硬件电路各环节设计：

3.1抢答电路：

该电路完成两个功能：

一是分辨出选手按键的先后，并锁存电平信号，并通过译码器显示电路显示编号；

二是使其他选手的抢答信号处于无效状态。

该电路主要由八D锁存器74LS373、优先编码器74LS148、七段译码器74LS48、74LS04和七段数码显示管组成电路图如下：

3.2计时电路：

本电路要求具有定时抢答功能，该部分主要由555定时器秒脉冲产生电路、十进制同步加减法计数器74LS192、74LS48译码电路和两个7段数码管组成。

电路图如下：

整体电路如下：

四、整体电路仿真及实物制作：

仿真如下：

实物图完成如下：

五、总结与体会：

将1个星期的综合课程设计很快结束了，其中酸甜苦辣都尝到了，在这过程中几乎每晚11点后睡觉，遇到问题及时通过网络查找资料，就连晚上睡觉都会时常梦到做设计。

虽然很累，但感觉很充实，很有收获，尤其是最后看到自己设计的产品成功运行后那种感觉无法用语言来描叙，感觉所有的付出都得到了回报，是那么的理所当然又是那么的出人意料。

这样的课程设计真的很有意义，第一次自己真真切切的动手设计制作产品，感觉自己学会了很多，成长了很多，让我找回了往日奋斗的激情，也许这样的机会在大学不会再有了，我会深深的记住这次，记住这次饱含我汗水的综合课程设计。

这次也发现了自身很多的不足，许多的基本电路都不是很熟悉，在画原理图的时候就不停的找教材、查资料，以后还得多看看教材，牢记一些基本的电路。

最后在这里忠心的感谢老师安排了这次综合课程设计，感谢各个指导老师的辛勤付出。

六、感谢：

经过自己不断的搜索努力以及指导老师的耐心指导和热情帮助，本设计已经基本完成。

在这段时间里，各位老师严谨的治学态度和热忱的工作作风令我十分钦佩，他们的指导使我受益非浅。

同时实验室的开放也为我们的设计提供了实习场地。

在此对指导老师和实验室老师表示深深的感谢。

通过这次毕业设计，深刻地认识到学好专业知识的重要性，也理解了理论联系实际的含义，并且检验了大学几年的学习成果。

虽然在这次设计中对于知识的运用和衔接还不够熟练。

但是笔者将在以后的工作和学习中继续努力、不断完善。

在这1个星期的设计是对过去一个学期所学知识的系统提高和扩充的过程，为今后的发展打下了良好的基础。

由于自身水平有限，设计中一定存在很多不足之处，敬请各位老师批评指正。