《IC原理》复习资料Word文件下载.docx

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6.简述硅栅P阱CMOS的光刻步骤？

P阱光刻→光刻有源区→光刻多晶硅→P+区光刻→N+区光刻→光刻接触孔→光刻铝线

7.以P阱CMOS工艺为基础的BiCMOS的有哪些不足？

NPN晶体管电流增益小；

集电极的串联电阻很大；

NPN管C极只能接固定电位，从而限制了NPN管的使用。

8.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？

并请提出改进方法。

优点：

NPN具有较薄的基区，提高了其性能；

N阱使得NPN管C极与衬底隔开，可根据电路需要接电位。

缺点：

集电极串联电阻还是太大，影响双极器件的驱动能力。

改进方法：

在N阱里加隐埋层，使NPN管的集电极串联电阻减小；

使CMOS器件的抗闩锁性能大大提高。

9.双极型IC的隔离技术主要有几种类型。

pn结隔离、绝缘介质隔离及性能更优越的pn结隔离、绝缘介质隔离混合的隔离工艺--混合隔离（等平面隔离）。

其中最重要的是典型的pn结隔离的工艺内容,这仍然是双极型逻辑集成电路制造中最最常用的隔离工艺,因为该工艺与常规平面制造工艺相容性最好。

pn结隔离-利用反向pn结的大电阻特性实现集成电路中各元器件间电性隔离方法；

介质隔离-使用绝缘介质取代反向pn结,实现集成电路中各元器件间电性隔离方法；

混合隔离-在实现集成电路中各元器件间电性隔离时,既使用了反向pn结的大电阻特性又使用了绝缘介质电性绝缘性质的方法。

10.为什么集成双极型晶体管会存在寄生效应？

画出截面图并说明何谓有源寄生效应。

为了在一个基片上制造出多个器件，必须采用隔离措施，pn结隔离是一种常用的工艺。

在pn结隔离工艺中，典型npn集成晶体管的结构是四层三结构，即npn管的高浓度n型扩散发射区-npn管的p型扩散基区-n型外延层（npn管的集电区）-p型衬底四层，以及四层之间的三个pn结这样的工艺结构。

这就会产生寄生pnp晶体管。

11.如何抑制集成双极型晶体管的有源寄生效应和无源寄生效应？

抑制有源寄生效应的措施：

（1）在npn集电区下加设n+埋层，以增加寄生pnp管的基区宽度，使少子在基区的复合电流增加，降低基区电流放大系数βpnp使寄生pnp管的电流放大系数降至0.01以下，则有源寄生转变为无源寄生，仅体现为势垒电容的性质。

；

同时埋层的n+扩散区形成的自建减速场也有一定的降低的作用，还可降低rcs。

（2）可采用外延层掺金工艺，引入深能级杂质，降低少子寿命，从而降低βpnp。

掺金工艺是在npn管集电区掺金（相当于在pnp管基区掺金）。

掺金的作用，使pnp管基区中高复合中心数增加，少数载流子在基区复合加剧，由于非平衡少数载流子不可能到达集电区从而使寄生pnp管电流放大系数大大降低。

（3）还应注意，npn管基区侧壁到P+隔离环之间也会形成横向pnp管，必须使npn管基区外侧和隔离框保持足够距离。

抑制无源寄生效应的措施：

pn结电容的大小与结的结构和所处的状态有关，即与pn结上所加的偏压有关；

还与pn结的面积有关，减小pn结的面积是减小pn结电容的有效方法。

降低rcs的方法是在npn集电区下加设n+埋层，采用磷穿透工艺可进一步降低rcs。

12.下图示出横向pnp管、纵向pnp管的剖面图。

试说明它们的结构与特点。

PLayout74横向pnp管的制作可与普通的npn管同时进行，不需附加工序。

采用等平面隔离工艺的横其中心p型发射区和外围p型区是与普通npn管基区淡硼扩散同时完成的，而基区即为外延层。

在横向pnp管中，发射区注入的少子（空穴）在基区中流动的方向与衬底平行，故称为横向pnp管。

纵向pnp管以P型衬底作集电区，集电极从浓硼隔离槽引出。

N型外延层作基区，用硼扩散作发射区。

由于其集电极与衬底相通，在电路中总是接在最低电位处，这使它的使用场合受到了限制，在运放中通常只能作为输出级或输出缓冲级使用。

13.说明提高衬底pnp管电流增益的主要措施。

①降低基区材料的缺陷，减少复合中心数目，提高基区少子寿命。

②适当减薄基区宽度，采用薄外延材料。

但同时应注意，一般衬底pnp管与普通的npn管做在同一芯片上，pnp基区对应npn管的集电区，外延过薄，将导致npn管集电区在较低反向集电结偏压下完全耗尽而穿通。

③适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提高发射结注入效率。

④在衬底和外延层之间加p+埋层，形成少子加速场，增加值。

注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场，降低值。

14.画图说明MOSIC寄生沟道的形成原因。

它对MOS集成电路的正常工作产生什么影响？

如何防止MOS集成电路产生寄生沟道？

由图可见，当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。

预防措施：

①增厚场氧厚度t’OX，使V’TF，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。

②对场区进行同型注入，提高衬底浓度，使V’TF。

但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。

③版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/L，ron，但这样将使芯片面积，集成度。

15.为什么说Latch-Up（锁定/闩锁）效应是CMOSIC存在的一种特殊的寄生效应？

画出其等效电路图，说明消除“Latch-up”效应的方法？

Latch-Up（锁定）是CMOS存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁，或者至少系统因电源关闭而停摆。

这种效应是早期CMOS技术不能被接受的重要原因之一。

在制造更新和充分了解电路设计技巧之后，这种效应已经可以被控制了。

CMOS电路之所以会产生Latch-Up效应，是因它具有4层3结的结构。

我们可以用下图来表示。

在图中我们以剖面图来看一个CMOS反相器如何发生此效应，而且它是用P型阱制造生产。

在这个图中，我们同时也描绘了寄生电路，它包含了两个BJT（一个纵向npn和一个横向pnp）和两个电阻（RS是因N型衬底产生，Rw是因P阱产生）。

BJT的特性和MOS是完全两样的。

BJT有三个端点，分别为：

集电极（C）、基极（B）、发射极（E）。

在一个npn晶体管中，电流会从集极流至射极，如果集极-射极偏压（VCE）大于等于某一个正电压（例如，0.2V的饱和电压），且基极-射极偏压（VBE）大于0.6V或更多一些。

在pnp晶体管中，电流电压极性刚好与npn相反。

图（a）中的T1是一个pnp晶体管，T2则是一个npn晶体管。

如果RS与Rw愈大，那么Latch-Up便愈可能发生，其等效电路图如图（b）中所示。

如果有足够的电流流入N型衬底而从P型阱中流出，在RS两端的电压将可能有足够大的偏压使得T1和T2两个晶体管进入线性区而如同一小电阻。

因此从电源会流出多少电流就由RS的值来决定，这个电流可能足够大而使得电路故障。

在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管（NPN和PNP），一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。

影响：

产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。

消除“Latch-up”效应的方法

版图设计时：

为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；

工艺设计时：

降低寄生三极管的电流放大倍数：

以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。

为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。

工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；

具体应用时：

使用时尽量避免各种串扰的引入，注意输出电流不易过大。

器件外部的保护措施低频时加限流电阻（使电源电流<

30mA）尽量减小电路中的电容值。

（一般C<

0.01F）

16.如何解决MOS器件中的寄生双极晶体管效应？

①增大基区宽度：

由工艺决定；

②使衬底可靠接地或电源。

17.集成电路中常用的电容有哪些？

反偏PN结电容和MOS电容器。

18.说明双极型模拟集成电路隔离区的划分原则。

①NPN管Vc相同时，可放在同一隔离区内；

②PNP的Vb相同时，可放在同一隔离区内；

③NPN管的Vc和pnp管Vb相同时，可放在同一隔离区内；

④硼扩电阻原则上可放在同一隔离区内，但因阻值大，占面积大时，通常把电阻按最高电位的不同，进行分区隔离；

⑤MOS电容需单独占一个隔离区。

19.LSTTL与非门隔离区划分。

20.说明MOS器件的基本工作原理。

它与BJT基本工作原理的区别是什么？

MOS器件基于表面感应的原理，是利用垂直的栅压VGS实现对水平IDS的控制。

它是多子（多数载流子）器件。

用跨导描述其放大能力。

双极器件（两种载流子导电）是多子与少子均起作用的器件，有少子存贮效应，它用基极电流控制集电极电流，是流控器件。

用电流放大系数描述其放大能力。

21.试述硅栅工艺的优点。

①它使|VTP|下降1.1V，也容易获得合适的VTN值并能提高开关速度和集成度。

②硅栅工艺具有自对准作用，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。

另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。

③硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。

22.写出MOS晶体管的线性区、饱和区和截止区的电流-电压的萨式方程。

写出MOS晶体管的跨导gm的数学表达式。

23.说明MOS晶体管的最高工作频率同栅极输入电容之间的关系，说明提高MOS晶体管工作频率的有效措施。

从最高工作频率的表达式，我们得到一个重要的信息：

最高工作频率与MOS器件的沟道长度L的平方成反比，减小沟道长度L可有效地提高工作频率。

24.列出影响MOS晶体管的阈值电压VT的因素。

为什么硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件？

第一个影响阈值电压的因素是作为介质的二氧化硅（栅氧化层）中的电荷Qss以及电荷的性质。

第二个影响阈值电压的因素是衬底的掺杂浓度。

第三个影响阈值电压的因素是由栅氧化层厚度tOX决定的单位面积栅电容的大小。

第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差ΦMS的数值。

铝栅的ΦMS为-0.3V硅栅为+0.8V。

所以硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件。

25.什么是MOS晶体管的衬底偏置效应？

CMOS倒相器有衬底偏置效应吗？

当MOS晶体管的源极和