数字电子课程设计加法器设计Word文件下载.docx
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前言………………………………………………………………1
题目………………………………………………………………4
摘要………………………………………………………………4
关键字…………………………………………………………4
软件………………………………………………………………4
设计要求…………………………………………………………4
一、系统概述……………………………………………………5
总体设计思路……………………………………………………5
1.基本原理……………………………………………………5
2.系统流程框图………………………………………………5
二、方案论证与比较……………………………………………5
三、单元模块介绍………………………………………………8
（一）转换模块……………………………………………8
（二）运算模块……………………………………………15
（三）译码显示模块………………………………………18
四、系统综述、总体电路图………………………………21
结束语……………………………………………………………24
参考文献…………………………………………………………24
鸣谢………………………………………………………………24
元器件明细表……………………………………………………25
收获与体会………………………………………………………26
评语……………………………………………
8位二进制加法器
摘要
本交课程设计题目是《八位二进制加法器》，技术指标与要求：
三位译码管显示；
三位十进制加数与被加数的输入。
以中规模集成芯片74LS283（四位二进制全加器）作为八位二进制加法器的核心运算器，使用数字键输送原始数据，结果由三位数码管直观显现。
一面实现八位二进制加数与被加数的十进制转换加法计算，一面实现三位十进制加数被加数的加计算。
关键字二进制、加法、编码器、
译码、BCD码、74283
软件：
word、Multisim等
设计要求
（1）八位二进制加数与被加数输入
（2）三位数码管显示
（3）三位十进制加数与被加数的输入
一.系统概述
1．总体设计思路
本课题设计采用所学基本数字电子常用器件完成简单加法运算，验证所学基本常识和芯片用途。
完成加法运算，首先进行加数与被加数的输入实现；
然后利用数制转换原理设计转换电路分别对加数和被加数实现数制转换；
进而，利用常用全加器芯片的多片级联完成加法运算和数码修正；
最后，选用数码管显示结果。
2．基本原理
这个简易加法器设计利用数制转换的基本规则选用合适电路实现八位二进制数和三位十进制数转换成8421BCD码的功能；
选择常用中规模集成加法器并遵循初级的数加及进位处理办法完成基础算术计算；
选择译码转换器进行十进制数字的七段数码管显示。
3．系统流程框图：
二．方案论证与比较
1、总设计方案：
方案一：
附：
八位二进制加法电路
方案二：
在方案一中，二进制加法运算与十进制加法运算分开进行，需用两种不同数制加法器实现；
方案二中，先分别把二进制数和十进制数都转换成8421BCD码，再完成和的计算，这样，两次加法运算可以共用同一加法器，使设计所需器件类型减少，电路连接简单，同时，方案二中译码显示时加入进位标志，整个方案更为全面完整。
通过小组讨论比较，小组决定在本次设计中，选用方案二完成设计要求。
2、运算方案：
实现多位二进制数加法运算的电路称为多位加法器。
按和数相加进进位方式不同，多位加法器分为串行进位加法各超前进位加法器。
（1）串行进位并行加法器：
图2.4是一个串行进位并行加法器。
由图可见，全加器个数等于相加数的位数，高位的运算必须等低位运算结束，送来进位信号以后才能进行。
它的进位是由低位向高位逐位串行传递的。
其优点是电路简单，连接方便，缺点是运算速度低。
（2）超前进位并行加法器：
为了提高运算速度，通常使用超前进位并行加法器。
进位信号采用超前进位技术而非逐级传递，加法器内部进位信号Ci=fi（A0,..,Ai,B0,..,Bi,CI）各级进位信号仅有加数、被加数和低位进位信号CI决定，而与其他进位无关，这就有效地提高了加法器的运算速度。
目前，中规模集成超前进位加法器多为四位，常有的型号有74LS283、54283等。
在本次设计中，我们采用74LS283四位超前进位并行加法器。
比较两者可知，方案一电路简单，连接方便，可是运算速度较低。
方案二，位数越多，电路越复杂，但其运算速度较高。
本次设计采用方案二实现。
3、单元模块介绍
（一）、转换模块
1、二进制数输入，转8421BCD码输出
（1）74160是8421BCD码同步加法计数器，它有异步清零、同步预置数等功能。
图3.1（a）和图3.1（b）分别是它的逻辑符号图和引脚图，其功能如表所示。
CP脉冲上升沿控制电路计数工作，RD端为清零端，LD是预置数控制端，D3、D2、D1、D0是预置数输入端，EP和ET是计数使能（控制）端，RCO是进位输出端。
下面根据功能表进一步说明各控制端的作用。
①异步清零：
当RD＝0时，其他输入端任意取值，计数器将被直接置零。
②同步预置数:
当RD＝1,LD＝0,且有CP脉冲上升沿作用时,完成将输入端D3D2D1D0的数据置入计数器操作，使Q3Q2Q1Q0＝D3D2D1D0。
由于这个操作需要与CP上升沿同步，所以称为同步预置数。
③保持：
当RD＝LD＝1时，若EP·
EP＝0,则计数器保持输出原状态不变，不管有无CP脉冲作用。
不过ET＝0时，进位输出RCO＝0。
④计数：
当RD＝LD＝1，EP＝ET＝1时，74160处于计数状态，对CP脉冲上升沿进行四位二进制加计数。
（2）74LS193是双时钟同步四位二进制可逆计数器，能够预置数。
它的逻辑符号如图3.2所示，其功能如表3.2所示。
其中UP是加计数器时钟信号，DOWN是减计数时钟信号。
CLR＝1时，无论时钟脉冲状态，完成异步直接清零功能。
当CLR＝0，LOAD＝0时，不管时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，使QAQCQBQA＝DCBA，完成预置数功能。
CO是进位脉冲输出端;
BO是借位脉冲输出端。
多个74LS193级连时，只要气低位的CO端、BO端分别与高位的UP端、DOWN端连接起来，各个芯片的CLR端连接在一起，LOAD端连接在一起就可以了。
本设计中用的是741LS93的减计数功能。
（3）、转换原理
一片74LS193对外显示为十六制计数，74160为十进制计数，开始时，二进制数对74LS193置数，同时让74160清零，设置74LS193减计数，74160加计数，用同一CP脉冲控制两芯片CP端，让其同时计数。
当74LS193减计数到零时，其芯片的RO会产生一借位信号，用此信号来切断两计数器的CP脉冲，让其计数停止，此时74LS193减计数的次数与74160加计数的次数相等，此时74160上的数既为相应74LS193上二进制转成BCD码的值。
其电路图如图3.3：
（4）、八位二进制数转8421BCD码
有多位二进制数进行转换时，可以对左右电路进行级联。
此时控制CP的应为最高位的借位端。
试验中，要用两片74LS193，三片74160，在电路中CP脉冲用555定时器组成的电路给出，U11，U10显示输入二进制数的十六进制表示，U9,U8，U7为输出BCD码的十进制表示。
电源接通后，前先将J2J3J4打开，对74LS193置数，对74160清零，将J2J4关闭，再关J3让74LS193和76160同时计数。
电路图如图3.4：
2、十进制数转8421BCD码原理
（1）、编码原理
将表示十进制数0，1，2，3，4，5，6，7，8，9的十个信号先编成二进制代码的电路，称为二-十进制编码器。
输出所用的代码是8421BCD码，故也称为8421BCD码编码器。
S0～S9代表是个按键，与自然数0～9的输入键相互对应。
S0～S9均为高电平时，表示无编码申请。
当按下S0～S9中任一键时，表示有编码申请，对其进行编码，相应的输入以低电平的形式出现，故此编码器为输入低电平有效。
例如按下开关S5，相应的输出为A3A2A1A0=0101。
其编码器功能表如表3.3：
十进制
输入
输出
N
S9S8S7S6S5S4S3S2S1S0
A3A2A1A0
0
1
2
3
4
5
6
7
8
9
1111111110
1111111101
1111111011
1111110111
1111101111
1111011111
1110111111
1101111111
1011111111
0111111111
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
表3.3编码器功能表
（2）、电路图
对其功能表化简可得
例如，当键盘输入9时，即S9接地，其他输入均为高电平，编码输出为A3A2A1A0＝1001。
上述的编码电路简单、方便，但无法处理多个输入同时提出编码请求的情况。
如遇需同时有多个输入编码时便不能用，但对本设计已经足够了。
十个按键8421BCD编码器所电路如图3.5:
（二）、运算模块
1、四位二进制超前进位加法器74LS283：
如左图3.6所示：
A1～A4、B1～B4分别为四位加数与被加数的输入端
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