高速PCB设计指引之一.docx

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高速PCB设计指引之一

高速PCB設計指南之一

第一篇PCB佈線

　　在PCB設計中，佈線是完成產品設計的重要步驟，可以說前面的準備工作都是為它而做的，在整個PCB中，以佈線的設計過程限定最高，技巧最細、工作量最大。

PCB佈線有單面佈線、雙面佈線及多層佈線。

佈線的方式也有兩種：

自動佈線及互動式佈線，在自動佈線之前，可以用互動式預先對要求比較嚴格的線進行佈線，輸入端與輸出端的邊線應避免相鄰平行，以免產生反射干擾。

必要時應加地線隔離，兩相鄰層的佈線要互相垂直，平行容易產生寄生耦合。

　　自動佈線的布通率，依賴於良好的佈局，佈線規則可以預先設定，包括走線的彎曲次數、導通孔的數目、步進的數目等。

一般先進行探索式布經線，快速地把短線連通，然後進行迷宮式佈線，先把要布的連線進行全局的佈線路徑優化，它可以根據需要斷開已布的線。

並試著重新再佈線，以改進總體效果。

　　對目前高密度的PCB設計已感覺到貫通孔不太適應了，它浪費了許多寶貴的佈線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用，還省出許多佈線通道使佈線過程完成得更加方便，更加流暢，更為完善，PCB板的設計過程是一個複雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會，才能得到其中的真諦。

1電源、地線的處理

　　既使在整個PCB板中的佈線完成得都很好，但由於電源、地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。

所以對電、地線的佈線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。

　　對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因，現只對降低式抑制噪音作以表述：

（1）、眾所周知的是在電源、地線之間加上去耦電容。

（2）、儘量加寬電源、地線寬度，最好是地線比電源線寬，它們的關係是：

地線＞電源線＞信號線，通常信號線寬為：

0.2～0.3mm,最經細寬度可達0.05～0.07mm,電源線為1.2～2.5mm

對數位電路的PCB可用寬的地導線組成一個回路,即構成一個地網來使用（類比電路的地不能這樣使用）

　　（3）、用大面積銅層作地線用,在印製板上把沒被用上的地方都與地相連接作為地線用。

或是做成多層板，電源，地線各佔用一層。

2數位電路與類比電路的共地處理

　　現在有許多PCB不再是單一功能電路（數位或類比電路），而是由數位電路和類比電路混合構成的。

因此在佈線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。

　　數位電路的頻率高，類比電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的類比電路器件，對地線來說，整人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數位地和類比地實際上是分開的它們之間互不相連，只是在PCB與外界連接的介面處（如插頭等）。

數位地與類比地有一點短接，請注意，只有一個連接點。

也有在PCB上不共地的，這由系統設計來決定。

3信號線布在電（地）層上

　　在多層印製板佈線時，由於在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行佈線。

首先應考慮用電源層，其次才是地層。

因為最好是保留地層的完整性。

4大面積導體中連接腿的處理

　　在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：

①焊接需要大功率加熱器。

②容易造成虛焊點。

所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heatshield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。

多層板的接電（地）層腿的處理相同。

5佈線中網路系統的作用

　　在許多CAD系統中，佈線是依據網路系統決定的。

網格過密，通路雖然有所增加，但步進太小，圖場的資料量過大，這必然對設備的存貯空間有更高的要求，同時也物件電腦類電子產品的運算速度有極大的影響。

而有些通路是無效的，如被元件腿的焊盤佔用的或被安裝孔、定們孔所佔用的等。

網格過疏，通路太少對布通率的影響極大。

所以要有一個疏密合理的網格系統來支援佈線的進行。

　　標準元器件兩腿之間的距離為0.1英寸（2.54mm）,所以網格系統的基礎一般就定為0.1英寸（2.54mm）或小於0.1英寸的整倍數，如：

0.05英寸、0.025英寸、0.02英寸等。

6設計規則檢查（DRC）

　　佈線設計完成後，需認真檢查佈線設計是否符合設計者所制定的規則，同時也需確認所制定的規則是否符合印製板生產工藝的需求，一般檢查有如下幾個方面：

（1）、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。

（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？

在PCB中是否還有能讓地線加寬的地方。

　　（3）、對於關鍵的信號線是否採取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。

　　（4）、類比電路和數位電路部分，是否有各自獨立的地線。

　　（5）後加在PCB中的圖形（如圖示、注標）是否會造成信號短路。

　　（6）對一些不理想的線形進行修改。

　　（7）、在PCB上是否加有工藝線？

阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字元標誌是否壓在器件焊盤上，以免影響電裝質量。

　　（8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。

第二篇PCB佈局

　　在設計中，佈局是一個重要的環節。

佈局結果的好壞將直接影響佈線的效果，因此可以這樣認為，合理的佈局是PCB設計成功的第一步。

　　佈局的方式分兩種，一種是互動式佈局，另一種是自動佈局，一般是在自動佈局的基礎上用互動式佈局進行調整，在佈局時還可根據走線的情況對門電路進行再分配，將兩個門電路進行交換，使其成為便於佈線的最佳佈局。

在佈局完成後，還可對設計檔及有關資訊進行返回標注于原理圖，使得PCB板中的有關資訊與原理圖相一致，以便在今後的建檔、更改設計能同步起來,同時對類比的有關資訊進行更新，使得能對電路的電氣性能及功能進行板級驗證。

考慮整體美觀

　　一個產品的成功與否，一是要注重內在質量，二是兼顧整體的美觀，兩者都較完美才能認為該產品是成功的。

　　在一個PCB板上，元件的佈局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。

佈局的檢查

　　印製板尺寸是否與加工圖紙尺寸相符？

能否符合PCB製造工藝要求？

有無定位標記？

　　元件在二維、三維空間上有無衝突？

　　元件佈局是否疏密有序，排列整齊？

是否全部布完？

　　需經常更換的元件能否方便的更換？

插件板插入設備是否方便？

　　熱敏元件與發熱元件之間是否有適當的距離？

　　調整可調元件是否方便？

　　在需要散熱的地方，裝了散熱器沒有？

空氣流是否通暢？

　　信號流程是否順暢且互連最短？

　　插頭、插座等與機械設計是否矛盾？

　　線路的干擾問題是否有所考慮？

第三篇高速PCB設計

（一）、電子系統設計所面臨的挑戰

　　隨著系統設計複雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，匯流排的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。

目前約50%的設計的時鐘頻率超過50MHz，將近20%的設計主頻超過120MHz。

　　當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基於傳統方法設計的PCB將無法工作。

因此，高速電路設計技術已經成為電子系統設計師必須採取的設計手段。

只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。

（二）、什麼是高速電路

　　通常認為如果數位邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量（比如說１／３），就稱為高速電路。

　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。

因此，通常約定如果線傳播延時大於1/2數位信號驅動端的上升時間，則認為此類信號是高速信號並產生傳輸線效應。

信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。

信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小於1/2的上升或下降時間，那麼來自接收端的反射信號將在信號改變狀態之前到達驅動端。

反之，反射信號將在信號改變狀態之後到達驅動端。

如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。

（三）、高速信號的確定

　　上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大於1/2驅動端的信號上升時間？

一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際佈線長度決定。

下圖為信號上升時間和允許的佈線長度（延時）的對應關係。

PCB板上每單位英寸的延時為0.167ns.。

但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。

通常高速邏輯器件的信號上升時間大約為0.2ns。

如果板上有GaAs晶片，則最大佈線長度為7.62mm。

設Tr為信號上升時間，Tpd為信號線傳播延時。

如果Tr≥4Tpd，信號落在安全區域。

如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。

如果Tr≤2Tpd，信號落在問題區域。

對於落在不確定區域及問題區域的信號，應該使用高速佈線方法。

（四）、什麼是傳輸線

　　PCB板上的走線可等效為下圖所示的串聯和並聯的電容、電阻和電感結構。

串聯電阻的典型值0.25-0.55ohms/foot，因為絕緣層的緣故，並聯電阻阻值通常很高。

將寄生電阻、電容和電感加到實際的PCB連線中之後，連線上的最終阻抗稱為特徵阻抗Zo。

線徑越寬，距電源/地越近，或隔離層的介電常數越高，特徵阻抗就越小。

如果傳輸線和接收端的阻抗不匹配，那麼輸出的電流信號和信號最終的穩定狀態將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發射端並再次反射回來。

隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。

這種效應被稱為振盪，信號的振盪在信號的上升沿和下降沿經常可以看到。

（五）、傳輸線效應

　　基於上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。

　　·反射信號Reflectedsignals

　　·延時和時序錯誤Delay&Timingerrors

　　·多次跨越邏輯電平門限錯誤FalseSwitching

　　·過沖與下沖Overshoot/Undershoot

　　·串擾InducedNoise（orcrosstalk）

　　·電磁輻射EMIradiation

5.1反射信號

　　如果一根走線沒有被正確終結（終端匹配），那麼來自於驅動端的信號脈衝在接收端被反射，從而引發不預期效應，使信號輪廓失真。

當失真變形非常顯著時可導致多種錯誤，引起設計失敗。

同時，失真變形的信號對雜訊的敏感性增加了，也會引起設計失敗。

如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統的失敗。

　　反射信號產生的主要原因：

過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。

5.2延時和時序錯誤

　　信號延時和時序錯誤表現為：

信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。

過多的信號延時可能導致時序錯誤和器件功能的混亂。

　　通常在有多個接收端時會出現問題。

電路設計師必須確定最壞情況下的時間延時以確