课程设计基于matlab的4FSK系统设计仿真文档格式.doc
《课程设计基于matlab的4FSK系统设计仿真文档格式.doc》由会员分享，可在线阅读，更多相关《课程设计基于matlab的4FSK系统设计仿真文档格式.doc（21页珍藏版）》请在冰豆网上搜索。
一、设计基本原理与系统框图
以前学过2FSK信号的产生，知道它有两种方法：
调频法和开关法，前者是用二进制基带矩形脉冲信号去调制一个调频器，使其能输出两个不同频率的码元；
后者是用一个受基带脉冲控制的开关电路去选择两个独立频率源的振荡作为输出。
2FSK键控法调频原理图如下：
2fsk键控原理图
振荡器f1
选通开关
反相器
振荡器f2
相加器
这里我们要研究的是4FSK信号，是采用第二种方法得到的，即用基带四进制信号去键控四个频率不同的载波，就可以得到四进制频移键控信号，其中4FSK是采用四个不同的频率分别表示四进制的的四个码元00、01、10、11，每个码元都含有2bit的信息，其波形如图1-1所示，这时仍和2FSK时的条件相同，即要求每个载频之间的距离足够大，使不同频率的码元频谱能够用滤波器分离开，或者说使不同频率的码元相互正交。
4FSK调制原理如下：
传“0”信号（或00）时，发送频率为f1的载波；
传“1”信号（或10）时，发送频率为f2的载波；
传“2”信号（或11）时，发送频率为f3的载波；
传“3”信号（或01）时，发送频率为f4的载波。
图1-14FSK信号波形
系统方框图如图1-2所示
4FSK
晶振
4FSK调制
串/并转换
NRZ
图1-2系统方框图
÷
2
滤波器
二、各单元电路图设计
本次系统设计大致可分为四大模块：
㈠晶体振荡器与信源共用，位于信源单元；
㈡多级分频电路；
㈢4FSK调制中的逻辑电路单元；
㈣二进制基带信号的串/并转换模块。
㈠、信源单元电路
本模块是整个课程设计系统的发终端，模块内部只使用+5V电压，其原理方框图如图1-3所示本单元用来产生晶振信号和NRZ信号，图1-4为信源单元电路图，它上面的元器件与图1-3上各单元对应关系如下：
晶振CRY：
晶体；
U1：
反相器7404
分频器U2：
计数器74161；
U3：
计数器74193；
U4：
计数器40160
并行码产生器K1、K2、K3：
8位手动开关，从左至右依次与帧同步码、数据1、数据2相对应；
发光二极管：
左起分别与一帧中的24位代码相对应
八选一U5、U6、U7：
8位数据选择器4512
三选一U8：
倒相器U20：
非门74LS04
抽样U9：
D触发器74LS74
CLK
BS-OUT
NRZ-OUT
FS
BS
S5
S4
S3
S2
S1
并行码产生器
八选一
三选一
倒相器
抽样
分频器
图1-3信源单元方框图
从晶振产生一个4.096KHz的信号，一路做时钟信号CLK，一路送到74LS193，74193完成÷
2、÷
4、÷
8运算，输出BS、S1、S2、S3等4个信号。
BS为位同步信号，频率为2048MHz，S1、S2、S3为3个选通信号，频率分别为BS信号频率的1/2、1/4和1/8。
74193是一个4位二进制加/减计数器，当CD=PL=1、MR=0时，可在QA、QB、QC及QD端分别输出上述4个信号。
㈡、多级分频电路
它是由晶振电路和一个具有分频功能的74LS193芯片构成的。
系统要求产生四个频率不同的脉冲序列，所以要通过分频电路将主时钟输出的信号分别进行2分频、4分频、8分频。
根据频率的不同，采用三个分频器进行分频。
CLK信号由一个晶振电路实现，信号分别是由三个串接的二分频器而得到的，它们的频率分别为CLK频率的1/2、1/4、1/8，其电路图如图2-1所示。
图2-1分频电路图，
㈢、4FSK调制中的逻辑电路单元
类似于2FSK调制模块，4FSK调制模块是采用一个四选一数据选择器，经过多次分频产生的四个不同频率的信号作为数据选择器的四个输入端，经过串并转换的两路并行信号作为数据选择器的两个地址端，对应的每一种地址选中不同频率的输入信号，即“00”时选中频率为的信号；
“01”时选中频率为的信号；
“10”时选中频率为的信号；
“11”时选中频率为的信号。
图3-1逻辑电路
图3-1中的逻辑电路即为双四选一数据选择器，接口分别接来自多次分频的频率不同的四种信号附加控制端接地，分别接串/并转换电路的两个输出端，输出端即为4FSK调制信号。
㈣、二进制基带信号的串/并转换模块
串/并转换器：
移位寄存器除了具有存储代码的功能以外，还具有移位功能。
所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移，因此移位寄存器还可以用来实现数据的串并转换。
图5.1所示电路是由对称式多谐振荡器和二位移位寄存器（边沿触发器结构的D触发器组成）构成的串并转换模块电路，其中对称式多谐振荡器是用来产生串行输入信号和移位脉冲的，第一个触发器的输入端接收串行输入信号，其余的每个寄存器输入端均与前边一个触发器的Q端相连。
图5-1串并转换电路图
因为从CP上升沿到达开始到输出端新状态的建立需要经过一段传输延迟时间，所以当CP的上升沿同时作用于所有的触发器时，它们输入端的状态还没有改变。
于是按原来的状态反转。
例如，在4个时钟周期内输入代码依次为1011，而移位寄存器的初始状态为=00，那么在移位寄存器的作用下，移位寄存器里的代码移动情况如表5-2所示，图5-3给出了各触发器在移位过程中的电压波形图。
可以看到，经过四个CP信号以后，串行输入的4个代码全部移入了移位寄存器中，同时在4个触发器的输出端得到了并行输出的代码。
表5-2
CP的顺序
输入的
1
3
4
0
1
00
10
01
10
11
图5.3电路的电压波形
CP
tcT
t
总电路图如图5.4所示
图5.4所示总电路图
三、4FSk的解调原理
4FSK信号的相干解调法原理框图如图1.2所示。
其原理是：
4FSK信号先经过带通滤波器去除调制信号频带以外的在信道中混入的噪声，此后该信号分为四路，每路信号与相应载波相乘，再经过低通滤波器去除高频成分，得到包含基带信号的低频信号，将其送入抽样判决器中进行抽样判决，抽样判决器的输出分别得到两路原基带信号表示四进制得到原始码元。
已
调
信
号
带通滤波器
相乘器
低通滤波器
抽样判决器
解调信号1
载波f1
载波f2
加法器
图1.24FSK键控法解调原理框图
四、4FSK调制算法分析
（1）、将输入的二进制序列按奇位、偶位进行串并转换。
（2）、根据DMR标准中的符号和比特的对应关系表1[4]，将二进制的0、1序列映射为相应
的四电平符号流。
（3）、将这些符号流每符号插入8个数值点，并输入平方根升余弦滤波器进行平滑处理，
则可得到输入调制信号m（n）。
滤波器为平方根升余弦滤波器[4]，奈奎斯特升余弦滤波器的一部分用于抑制邻道干扰，
另一部分用于接收机抑制噪声。
抑制邻道干扰滤波器的输入包含一系列脉冲，这些脉冲之间
的间隔为208，33ms（1/4800s）。
通过定义根升余弦滤波器的频率响应为奈奎斯特升余弦滤波
器的平方根，来定义奈奎斯特升余弦滤波器的分割。
滤波器的群延迟在带通范围|f|<
2880Hz
内是平滑的。
滤波器的的幅频响应由下面公式近似给出[4]：
F（f）=1当|f|≤1920Hz
F（f）=cos（πf/1920）当1920Hz<
|f|≤2880Hz
（1）
F（f）=0当|f|>
2880Hz
其中F（f）代表平方根升余弦滤波器的幅频响应。
则该滤波器的传输频率df为2880-1920=960Hz，
滤波器的等效截止频率F0为2400Hz。
（4）、将m（n）输入频率调制器进行FM调制。
则可得到4FSK调制输出信号。
调频信号：
式中:
kf为调频指数。
将其离散化,在nTs的时间内对信号m（n）累加求和,得:
由
（2）式得该4FSK系统调制实现方框图如下:
五、4FSK解调算法分析
解调过程跟调制过程恰好相反，将经过信道传输到接收端的信号通过频率解调器进行
解调。
对于同一种数字调制信号，采用相干解调方式的误码率低于采用非相干解调方式的误
码率，所以这里采用相干解调方式。
将解调后的信号经滤波器后，再经抽样判决则可输出四
电平符号，将其按表1反映射，即可输出二进制比特。
解调框图如下所示：
解调中F（f）滤波器的幅频响应与调制中相同。
将
（2）式cos部分按三角公式展开得：
将其经过低通滤波器，滤掉高频分量，则（8）式剩下1/2A*I（nTs）分量，（10）式只剩下
1/2A*Q（nTs）分量。
将（13）式经相位校正后，再由（14）即可解调出m（n）。
由于在数字域内，频率和相位的关系是简单的一阶差分关系，如公式（13）所示。
在实际
中，要想准确实现调频信号的解调，差分鉴频必须满足以下要求[6][7]：
（a）、相邻的两个相位差应限
升级会员 