静电感应晶体管的频率特性Word文档下载推荐.docx

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3.3CV特性测试........................................................8

3.4CF特性测试.......................................................11

3.5SIT小结......................................................13

第四章结论与展望..........................................................................................14

第一章引言

随着现代电力电子技术的快速发展，人们越来越依赖于电力电子技术，例如对改造传统工业（电力、器械、矿冶、交通、化工等）和发展高技术产业（航天、激光、通信、机器人等）至关重要，所以电力电子技术对当今社会的发展起到了不可替代的作用，它的应用领域几乎涉及到国民经济的各个工业部门，毫无疑问，他将成为二十一世纪最重要的关键技术之一。

静电感应器件（StaticInductionDevice）是一种新型功率半导体器件（PowerSemiconductorDevice）,属于电力电子技术范畴。

其首先于1952年由日本的渡边、西泽等人提出模拟晶体管的模型，1971年西泽润一发表SIT的研究成果，在70年代中期，它作为音频功率放大器件在日本国内得到了迅速的发展，先后制出最高截止频率10兆赫、输出功率1千瓦和30兆赫、输出功率达2千瓦的静电感应晶体管。

经典感应晶体管具有其他半导体器件无法比拟的一系列优良特性，如耐高压、电流容量大、工作频率高、功耗低、功率容量大和开通和关断均可控等。

SIT作为唯一具有类三极管特性的半导体器件，一般为常开型器件；

BSIT为常关型器件，工作在正栅压下，具有饱和类五级管特性。

常开型的SIT和常关型的BSIT可广泛应用于高速、高压、低功耗场合。

由于SIT器件显示负温度特性，不会引起电流的集中，易实现大面积化，可以把栅电阻做的非常小；

高抗阻层的引入使电极间的电容大大减小，从而实现了高频、千瓦量级的大功率SIT器件。

如大功率上有高频感应加热器、音频放大器等应用。

电力电子器件的研制是一门涉及多学科、多领域的科学。

国际上，日本凭借其领先的技术优势和三十多年来的不懈努力，以处于世界领先地位。

在SID的开发上，我国亦属于较早开发的国家，但由于科研经费的投入不足，导致我国的SID的发展极为缓慢。

另外，SID制造难度太大，其沟道尺寸又小又窄，导致各种微观下的半导体效应对其影响明显。

本文将以静电感应晶体管为主要研究对象，探讨在不同频率下的C-V特性以及不同电压下的C-F特性，进而得出静电感应晶体管的频率特性，利用特定频率或特定电压的静电感应晶体管的特性来满足某些需求，如在200～900MHz频带，输出功率100W及1.2GHz、输出功率25W的静电感应晶体管的中波通信设备。

第二章静电感应晶体管的基本理论

本章主要对静电感应晶体管的基本原理进行概述，主要论述了静电感应晶体管的工作原理、典型结构、电学特性、工艺控制以及应用领域等进行说明。

2.1静电感应晶体管简介

源漏电流受栅极上的外加垂直电场控制的垂直沟道场效应晶体管,简称SIT。

静电感应晶体管是一类新型半导体器件，集大电流、耐高压和高频等特性于一身。

具有一系列优异的性能，使得传统的电力电子器件的工作范围从低频大功率进入到高频大功率，也使得大量的高频装置得到更新换代，因此其具有广大的应用前景和发展前途。

首只静电感应晶体管诞生于上世纪七十年代，实际上是一种结型场效应晶体管。

将用于信息处理的横向导电结构改为垂直结构，用来制成大功率的静电感应晶体管。

作为一种多子器件，静电感应晶体管与功率MOSFET相似，但具有更大的功率特性，因而适用于高频大功率条件下。

图2.1静电感应晶体管原理图

2.2静电感应晶体管的结构和作用机制分析

静电感应晶体管结构简单，基本上是一种短沟道的结型场效应晶体管（图2.2），它的源-漏电流由栅-源间的电势控制。

从图中我们可以看出SIT是由纵向阳极与阴极间的和横向两栅极之间的结构成的。

实际上SIT是两个反向的反偏到沟道充分夹断的穿通结构，它的漏源电流是由栅源间的电位势来控制的，由于沟道区完全耗尽，所以漏压越高，势垒下降，漏极电流增大，故SIT的的特性类似真空三级管，属于非饱和器件。

图2.2表面栅型SIT的结构示意图

SIT的主要结构特点：

短沟道器件（微米级别），多数载流子器件，采用纵向沟道结构，沟道利用低掺杂的高阻材料，沟道总宽度很宽（几百乃至几千个微米级别），具有高频高压特性，单元结构尺寸很小，各种短沟道效应影响较大。

此外我们知道双极晶体管的电流存在发射结集边效应，MOS管的源漏电流也会集结在沟道表面，而SIT的源极没有电流密集效应，而且源漏电流时体内电流，所以源极有效面积的应用率高，对氧化层和界面状态不是很敏感。

为了便于分析和理解SIT的作用机制，我们建立一个常见的n沟道表面栅结构常开型的分析模型，如图2.3所示

图2.3（a）n沟SIT基本势垒形成结构示意图2.3（b）沟道区电子受力情况

由图可见，可把沟道区分成两个部分1、2两个部分，1区为沟道单元，我们称之本征区，2区称为非本征区。

在下面的分析中，为了便于区分，我们以源漏电流方向为Y轴，两个栅极的方向为X轴，坐标原点放在源区中点处，并假设源区和栅区处处电势相同。

SIT的作用原理是通过栅压的变化改变势垒高度来调制沟道电流的，从根本上就是沟道势垒随外加偏压的变化。

因此，对沟道势垒的分析成了研究这个问题的核心。

为了简化问题，我们只分析沟道本征区，即1区，因为本征区决定了器件的基本性能。

本征区长度Lc，为简化分析难度，将漏端电压和沟道2区的作用近似看做本征区漏极D*的端电压VD*（称为本征漏极电压）。

VD*与器件结构、外加偏压以及掺杂有关的物理量，查阅相关文献，可知表达式：

式中，VG、VD分别表示外加栅压和漏极电压，V0是当VG=VD=0V时在器件内部的内建电势在本征区末端表现出来的电势值，它通常很小，可忽略不计。

系数

其代表了本征漏极电压VD*随栅偏压的变化，体现了栅压在本征漏端处的作用效果，可视为本征电压放大系数。

类似的

代表本征漏端电压随漏电压的变化，是漏电压在本征漏端处的作用效果。

本次讨论中可以用沟道1区替代怎个沟道分析，一方面由于势垒变化的区域局限于沟道内，因此这个区域的电势分布可以反映怎个高阻区的电势分布的本质特征。

另一方面，采用1区替代怎个高阻的分布是因为，如果考虑2区的非本征部分，则必须考虑栅区的实际

形状，使得分析将变得极为复杂。

沟道中在径向（x方向）是两栅与沟道组成的p-n-p结，当栅极外加负压，源极接地，在沟道中心点出有一个电势最高点。

沿横向（y方向）是源沟漏组成的n+-n--n+结，由于漏极加很高的正压，在分析简化模型时，可以得出在沟道本征区靠近源极处（记为X0）处，有一点场强为0的点，所以在X0点出，存在电势最低点。

这样两个方向的势垒形成叠加，就能在空间中得到一个马鞍形电势分布，其中鞍点在X0处。

该势垒对注入的电子（多子）是个限制，当从源极注入的电子能量较低时，不能克服势垒，只能返回源极或是滞留在鞍点附近，当注入电子能量较高时，可以跨过势垒，电子一旦跨过势垒就能被加速到达漏区。

因为沟道中两个方向的电场强度受Vg和Vd控制，也就是沟道势垒受到他们的调制。

对于SIT而言，沟道夹断是个前提，只有沟道充分夹断才能形成控制电流所需要的鞍型势场，只有充分夹断时，才能形成纵向电场用以建立势垒控制电场，这样势垒才能对沟道电流实施有效的控制，如果沟道没夹断，或者夹断不充分，就无法实现SIT特有的I-V特性曲线及其相关特性。

沟道中建立多子势垒，通过势垒来控制多子电流，这是SIT电流特性的基本特点。

第三章静电感应晶体管的C-V特性曲线

SIT是结型场效应管的一种，其是在普通结型场效应晶体管基础上发展起来的单极型电压控制器件，所以与大多数晶体管相似，存在晶体管间的势垒电容和串联电阻，所以一定存在时间常数，BJT和MOSFET因为时间常数都与频率存在联系，SIT作为晶体管的一种，与BJT和MOSFET类似，也存在和频率的联系。

通过实验，我们可以得到，在特定频率下电压和电容的实验数据，本章将在重点分析实验数据的基础上，讨论SIT的高频特性和限制BJT工作频率的主要因素，主要包括：

结电容的大小、结电容的充电时间等。

3.1寄生电容对频率特性的影响的分析

对晶体管工作频率影响最显著的因素主要就是SIT的结电容，晶体管的最基本结构就是p-n结，而p-n结电容主要包括两个部分，一部分称为势垒电容，另一部分称为扩散电容。

当正偏压增大时，由p区注入的空穴增加，其中一部分参与扩散，另一部分则会在n区积累，增加了浓度梯度。

当外加偏压减小时，相应的载流子积累就会减小，扩散浓度降低。

扩散区的电荷数随外加偏压的变化而发生变化，这就产生了电容效应，称为扩散电容，扩散电容的与外加正向偏压有关。

从p-n结耗尽层的电荷分布情况（图3.1）可以更好的理解势垒电容的成因，其中根据电中性条件，p型耗尽层和n型耗尽层有等量的电离施主正电荷和电离受主负电荷。

这与我们熟知的平行板电容器一样。

当外加正向偏压时，耗尽区宽度将变小，空间电荷数量减小。

当外加反向偏压时，耗尽区宽度变宽，空间电荷数量增加。

这种随外加偏压变化，载流子在势垒区发生注入和抽取而使空间电荷数产生变化的现象，被称为势垒电容效应。

图3.1p-n势垒区示意图

因而大多数半导体器件中必须考虑p-n结电容对器件特性可能产生的影响。

低频下，外加电压的变化基本可以满足晶体管结电容的充放电所需要的时间，所以在频率较低的情况下，频率对SIT特性的影响很小，而在高频下，由于电子的充放电的所需要的时间远远大于外加电压的变化时间，亦即根据电容公式：

由于V变化时，需要电子的增减，而在高频时，电子的移入移除都需要时间，当外加偏压V的变化过于迅速，势垒区和中性区的电子的变化无法与其同步，则半导体中的电容就会变小，势必影响晶体管在高频下的特性。

3.2频率特性测试方法制定

为了更加直观和科学的显示SIT的频率特性，并且为了减少因为个人的操作不当以及测试条件前后不一致而导致的测量误差过大问题，令实验结论不可信。

所以我们制定了一系列详细的测试方案和测试内容及相应的条件要求。