EDA技术及应用第2版朱正伟 复习资料文档格式.docx

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6、EDA的设计流程：

设计输入（将设计的系统或电路按照EDA开发软件要求的文本方式或图形方式表示出来，并送入计算机的过程。

）

→综合（由高层次描述自动转换为低层次描述的过程，是EDA技术的核心。

→适配（将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作。

）→仿真（功能仿真：

对逻辑功能进行模拟测试，看是否符合设计及要求；

时序仿真：

包含硬件特性参数，仿真精度高）→目标器件的编程下载（将编程数据发放到具体的可编程器件中去）→硬件测试（FPGA或CPLD直接用于应用系统的检测中）

第二章

1、PLD的基本结构：

输入缓冲器、与阵列、或阵列、输出缓冲器；

电路的核心是由门电路构成的与阵列、或阵列，逻辑函数靠它们实现。

与阵列产生乘积项，或阵列产生乘积项之和。

2、PLD的分类：

简单PLD：

PROM:

与门阵列固定，或门阵列可编程。

优点：

价格低、易编程性能可预测。

不足：

规模大、速度低、功耗高。

PLA：

与阵列和或阵列均可编程。

特点使用灵活，运行速度慢，价格高，缺少高质量的支持软件，使用不广泛。

PAL：

与阵列可编程，或阵列固定，即乘积项可若干，数目固定。

特点：

性能速度较高。

有几种固定的输出结构，不同结构对应不同的型号。

GAL；

即通用阵列逻辑器件，与阵列和PAL的类似，或阵列及输出寄存器则采用OLMC输出逻辑宏单元OLMC最多有8个或项，每个或项最多有32个与项。

复杂PLD：

（1）CPLD-----复杂可编程逻辑器件

（2）FPGA-----现场可编程门阵列

（3）ISP-----在系统可编程逻辑器件

3、PLD的互联结构：

（1）确定型：

除FPGA外的PLD器件布线每次相同。

（2）统计型：

FPGA每次布线模式不同，设计者提出约束模式。

4、PLD相对于MCU的优势：

运行速度、复位、程序“跑飞”

5、CPLD/FPGA的优势：

高速性、高可靠性、编程方式、标准化设计语言

6、常用的可编程逻辑器件：

CPLD和FPGA

7、CPLD的结构:

可编程逻辑功能块（FB）;

可编程I/O单元；

可编程内部连线。

CPLD最基本的单元是宏单元，由逻辑阵列、乘积项选择矩阵和可编程触发器组成。

8、FPGA器件的内部结构为逻辑单元阵列（LCA）包括：

可编程输入/输出模块、核心阵列是可编程逻辑块、可编程内部连线

9、FPGA的分类：

（1）查找表型FPGA的可编程逻辑块（CLB）是查找表，由查找表构成函数发生器，通过查找表实现逻辑函数，查找表的物理结构是静态存储器（SRAM）。

查找表本质上是一个RAM

大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片

（2）多路开关型FPGA的可编程逻辑块（CLB）是可配置的多路开关。

（3）多路与非门型结构FPGA的结构是基于一个与-或-异或逻辑块。

10、可编程逻辑器件的测试技术：

（1）内部逻辑测试

（2）JTAG边界扫描

边界扫描的引脚功能：

TDI——测试数据输入；

TDO——测试数据输出；

TMS——测试模式选择；

TCK——测试时钟输入；

TRST——测试复位输入

11、指令寄存器。

用来决定是否进行测试或访问数据寄存器操作。

旁路寄存器。

这个l位寄存器用来提供TDI和TDO的最小串行通道。

边界扫描寄存器。

由器件引脚上的所有边界扫描单元构成。

12、CPLD/FPGA的编程与配置

1）基于电可擦除存储单元的EEPROM或Flash技术。

CPLD一般使用此技术进行编程。

2）基于SRAM查找表的编程单元。

对该类器件，编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。

因此该类器件的编程一般称为配置。

大部分FPGA采用该种编程工艺。

3）基于一次性可编程反熔丝编程单元

对于基于SRAMLUT结构的FPGA器件，由于是易失性器件使之需要在上电后必须进行一次配置，需要一个加载过程。

13、FPGA的配置方式：

（1）FPGA专用配置器件

（2）使用单片机配置FPGA

（3）使用CPLD配置FPGA

14、FPGA和CPLD在开发应用上的选择：

如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。

同时PLD拥有上电即可工作的特性，而大部分FPGA需要一个加载过程，所以，如果系统要可编程逻辑器件上电就要工作，那么就应该选择PLD。

要嵌入cpu核或者DSP模块，选择FPGA。

编程：

在逻辑设计时可以在没有设计具体电路时，就把CPLD/FPGA焊接在印制电路板上，然后在设计调试时可以一次又一次地改变整个电路的硬件逻辑关系，而不必改变电路板的结构。

配置：

在掉电后编程信息立即失效，在下次上电后，还需要重新载入编程信息，此类编程成为配置。

第三章

1、原理图输入设计方法的编辑规则：

1）引脚名称：

不区分大小写，第一个字符必须为英文，以后可用下划线、数字等组合下划线前后要有字母或数字“/”“-”“%”都是非法的

2）节点名称：

显示为一条细线，命名规则与引脚名称相同

3）总线名称：

显示一条粗线，代表很多节点的组合。

名称后加[m..n],m,n均为正数，大小不规定。

如address[0..7]

4）文件名称:

任何字符，<

32字符，扩展名为.bdf。

仿真波形文件的扩展名为.vwf.元件符号图文件的扩展名为.sym

5）项目名称:

项目内相同程序的不同类型文件，名称相同，扩展名不同；

功能不同的可用不同文件名，但项目名称必须与最高层的电路设计文件名称相同。

2、原理图底层电路设计：

原理图由若干个元件组合而成，当有些元件是多个简单元件的组合电路时，为了精确仿真组合元件的特性，必须单独设计组合元件的原理图设计，这种设计称为底层电路设计。

3、原理图顶层电路设计：

当所有的底层元件多设计完毕并生成包装好的单一元件后，再设计一个总原理图，把所有的底层元件调出来，进行导线连接、仿真、编程下载，这种设计称为顶层电路设计。

4、分层设计的好处：

增强设计的可读性，避免在设计中出现大量复杂的组合逻辑影响检查和测试效率

有利于进行模块复制，需要复制的电路模块可以先封装成底层元件，再在顶层设计中重复调用

5、分层设计的要点

在底层文件设计完成后执行File|CreateDefaultSymbol命令并编译（quartusII自动完成）

在顶层文件中，调用底层设计时

顶层文件不能与底层文件名字相同

6、用QuartusII图形编辑方式生成的图形文件的扩展名为.gdf或.bdf。

建立工程目录的需注意：

文件的路径不能包含汉字，不能用空格

保存的文件名不要和库文件名相同，如and2、7402等等

7、设置仿真终止时间的意义：

规定何时终止施加输入向量。

8、设置仿真栅格单位的意义：

规定每个栅格的最小时间单位，时间值显示在每个栅格竖线的上方。

仿真栅格单位是设置时钟周期的最小单位，即时钟周期最小等于栅格单位，最大等于栅格单位的倍数。

9、在波形文件存盘操中，系统自动将波形文件名设置设计文件名同名，但文件类型是.vwf。

锁定引脚后还需要对设计文件重新编译，产生设计电路的下载文件（.sof）。

10、分配引线端子后一定要重新编译；

同理，对原理图做任何修改后，也一定要重新编译

11、quartusII中各种类型文件后缀名:

工程名.qpf原理图.bdf波形仿真文件.vwfVHDL源文件.vhd底层文件生成的符号文件.bsf下载文件.pofforcpld.sofforfpga

第四章

1、什么是VHDL：

VeryhighspeedintegratedHardwareDescriptionLanguage（VHDL）——超高速集成电路VHSIC）硬件描述语言

2、常用硬件描述语言：

常用硬件描述语言有VHDL、Verilog和ABEL语言。

对比：

（1）逻辑描述层次：

层次由高到低依次可分为行为级、RTL级和门电路级；

VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；

Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。

（2）设计要求：

VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；

Verilog和ABEL语言进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。

（3）综合过程：

VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化，而Verilog语言和ABEL语言源程序的综合经过RTL级→门电路级的转化。

（4）对综合器的要求：

VHDL描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高，Verilog和ABEL对综合器的性能要求较低。

3、VHDL的特点：

VHDL主要用于描述数字系统的结构、行为、功能和接口。

（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力。

（2）VHDL具有丰富的仿真语句和库函数。

（3）用VHDL完成一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动把VHDL描述设计转变成门级网表。

（4）VHDL对设计的描述具有相对独立性。

（5）由于VHDL具有类属描述语句和子程序调用等功能。

（6）VHDL的生命周期长，移植性好。

4、VHDL程序设计约定：

语句结构描述中方括号“[]”内的内容为可选内容。

程序文字的大小写是不加区分的。

程序中的注释使用双横线“--”。

层次缩进格式：

同一层次的对齐，低层次的较高层次的缩进两个字符。

各个源程序文件的命名均与其实体名一致。

保存的位置一定不能放在根目录下。

5、VHDL的基本结构：

注意：

实体名实际上是器件名，最好用相应功能来确定，如counter4b，adder8b。

注意不能用prim等库的元件

In信号只能被引用,不能被赋值

out信号只能被赋值,不能被引用

buffer信号可以被引用,也可以被赋值

简单地说

<

=或:

=In端口

out端口<

=

buffer端口<

=buffer端口

6、结构体（ARCHITECTURE）

结构体（ARCHITECTURE）是设计实体的一个重要部分，结构体将具体实现一个实体。

每一个实体都有一个或一个以上的结构体，每个结构体对应着实体不同结构和算法实现方案，其间的各个结构体的地位是同等的，它们完整地实现了实体的行为。

实体与结构体的关系：

一个设计实体可有多个结构体，代表实体的多种实现方式。

各个结构体的地位相同。

注：

实体名必须是所在设计实体的名字，而结构体名可以由设计者自己选择，但当一个实体具有多个结构体时，同一实体的结构体不能同名。

7、功能描述语句结构

功能描述语句结构可以含有五种不同类型的、以并行方式工作的语