关于单片机msp430的时钟资料Word格式.docx
《关于单片机msp430的时钟资料Word格式.docx》由会员分享,可在线阅读,更多相关《关于单片机msp430的时钟资料Word格式.docx(22页珍藏版)》请在冰豆网上搜索。
掉的,这点5系列和其他系列的不一样。
UCS模块是一个低成本超低功耗系统,通过选择使用3个内部时钟信号,用户可以得到性能和功耗的
最佳平衡点。
UCS可以由软件配置其工作模式,如配置成:
不需要任何外部器件、使用1或2个外部晶振等。
一、时钟系统
UCS模块具有5个时钟源:
XT1CLK:
低频/高频振荡器,既可以与低频32768HZ钟振、标准晶振、外部振荡器,又可以与外部4M-32MHZ时钟源一起使用,XT1CLK可以作为FLL模块内部的参考时钟。
有些芯片XT1CLK只允许使用外部的低频晶振,具体可参考数据手册;
XT2CLK:
可选高频振荡器,可与标准晶振,振荡器或者4MHZ~32MHZ外部时钟源一起使用;
VLOCLK:
内部低功耗、低频振荡器,频率典型值为10KHZ;
REFOCLK:
内部低频振荡器,典型值为32768HZ,可作为FLL基准时钟源;
DCOCLK:
可以通过FLL来稳定的内部数字控制振荡器(DCO);
DCOCLK经过FLL分频后可得DCOCLKDIV。
UCS模块可以提供3种时钟信号:
ACLK:
辅时钟;
MCLK:
系统主时钟;
SMCLK:
子系统主时钟。
二、UCS操作
PUC之后,UCS的默认配置模式如下:
XT1CLK选择LF模式下的XT1作为时钟源,ACLK选择XT1CLK作为时钟源;
MCLK选择DCOCLKDIV作为时钟源;
SMCLK选择DCOCLKDIV作为时钟源;
FLL操作使能,FLL基准时钟(FLLREFCLK)选择XT1CLK;
XIN和XOUT作普通IO口使用,禁止了XT1功能,直到I/O口重新配置为XT1模式;
如果有XT2IN和XT2OUT,则一并配置为普通IO口,禁止XT2功能。
如上所述:
默认状态下:
XIN/XOUT(P7.0/1)、XT2IN/XT2OUT(P5.2/3)为普通IO口,振荡功能禁止;
FLL基准源、ACLK时钟源是XT1CLK,晶振失效逻辑控制位作用下均切换到REFOCLK,ACLK=32768Hz;
默认下FLL倍频为:
31(FLLN值),DCOCLKDIV=(32+1)*32768=1.047856MHz;
默认下分频值D=2(FLLD值),DCOCLK=2*DCOCLKDIV=2.097152MHz。
默认选择了使用XT1的FLL操作,为了启用XT1功能,必须将与XT1引脚对应的PSEL置位。
当XT1CLK使用32768Hz晶振时,由于XT1不会立即稳定,失效逻辑控制位会立即选择REFOCLK作为ACLK时钟源。
一旦晶体振荡稳定后,由于FLL的作用,MCLK和SMCLK都将稳定在1.047586MHz,Fdco稳定在2.097152MHz。
状态寄存器(SCG0,SCG1,OSCOFF和CPUOFF)用于配置MSP430的工作模式,使能和禁止UCS模块中的部分功能(参考系统复位、中断和操作模式)。
UCS模块可以在程序运行中的任何时候进行配置和修改配置,配置使用寄存器UCSCTL0~UCSCTL8。
2.1UCS模块在超低功耗方面的特性
为了保持长时间工作或降低功耗而采用低时钟频率;
快速响应时间和快速数据处理能力需要高时钟频率;
适应各种工作温度和供电电压的稳定时钟;
低成本应用中使用准确度要求较少器件的时钟。
2.2VLO内部低功耗低频振荡器
内部VLO能够在不需要任何外接晶振的情况下,提供10KHz的时钟,在对时钟精度不敏感而对成本又非常敏感的场合,使用VLO是一个非常好的选择。
当VLO作为ACLK、MCLK、SMCLK(SELA=1、SELM=1、SELS=1)中的任何一个时钟源时,开始启动振荡。
2.3REFO内部低频参考时钟
在对成本非常敏感时,通常不需要使用外部晶振,此时可以使用内部低频参考时钟。
该时钟的典型频率值为32768Hz,并可以作为用于稳定时钟模块FLL所需要的参考时钟源FLLREFCLK。
REFO和FLL在不需要外接晶振的情况下,给了系统时钟设置一定的灵活性。
REFO不使用时,不存在电流消耗。
REFO在下面任何一种情况下,是处于工作允许状态的:
在活动模式到LPM3模式下,REFO作为ACLK的时钟源(SELA=2OSCOFF=0);
在活动模式下,REFO作为MCLK的时钟源(SELM=2CPUOFF=0);
在活动模式到LPM1模式下时,REFO作为SMCLK的时钟源(SELS=2SMCLKOFF=0);
活动模式到LPM3模式下,REFO作为FLLREFCLK(SELREF=2)时钟源,DCO作为ACLK的时钟源(SELA=3,4OSCOFF=0)
在活动模式下,REFO作为FLLREFCLK(SELREF=2)时钟源,DCO作为MCLK的时钟源(SELA=3,4CPUOFF=0);
活动模式到LPM1模式,REFO作为FLLREFCLK(SELREF=2)时钟源,DCO作为SMCLK时钟源(SELA=3,4SMCLKOFF=0)
对于ACLK、MCLK、SMCLK的时钟源的选择由UCSCTL4控制寄存器决定:
SELA
Bits10-8
选择ACLK的时钟源
000
XT1CLK
001
VLOCLK
010
REFOCLK
011
DCOCLK
100
DCOCLKDIV
101
XT2CLK(可用),否则是DCOCLKDIV
110
保留,XT2CLK(可用),否则是DCOCLKDIV
111
保留,XT2CLK(可用),否则是DCOCLKDIV
SELS
Bits6-4
选择SMCLK的时钟源
保留。
XT2CLK(可用),否则是DCOCLKDIV
SELM
Bits2-0
选择MCLK的时钟源
VLOCLK
010
保留,XT2CLK(可用),否则是DCOCLKDIV
ACLK、MCLK、SMCLK时钟的输出(对应P11.0/1/2)UCSCTL5控制寄存器决定:
DIVPA
Bits14-12
外部引脚上可用的ACLK时钟源分频。
对ACLK进行分频,外部引脚(P11.0)上输出。
000
fACLK/1
001
fACLK/2
fACLK/4
fACLK/8
fACLK/16
101
fACLK/32
默认是fACLK/32
111
DIVA
Bits10-8
ACLK时钟源分频。
对ACLK时钟源进行分频。
fACLK/2
fACLK/16
DIVS
Bits6-4
SMCLK时钟源分频
fSMCLK/1
fSMCLK/2
fSMCLK/4
fSMCLK/8
fSMCLK/16
fSMCLK/32
fSMCLK/32
DIVM
MCLK时钟源分频
fMCLK/1
fMCLK/2
fMCLK/4
fMCLK/8
fMCLK/16
fMCLK/32
默认是fMCLK/32
默认是fMCLK/32
2.4XT