Spectre运算放大器设计文档格式.docx

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三：

原理图的绘制及仿真

3.1原理图的绘制

首先在Cadence电路编辑器界面绘制原理图如下：

图3.1电路原理图

原理图中MOS管的参数如下表：

Instancename

Model

W/m

L/m

Multiplier

Library

Cellname

Viewname

M1

nmosl

800n

500n

1

Gpdk180

nmos

symbol

M2

M3

pmosl

1.1u

550n

pmos

M4

M5

M6

另：

图中所使用的电压源为5v

3.2运算放大器的增益仿真

首先绘制测试电路原理图如下：

图3.2.1运算放大器增益仿真电路图

图中包含运算放大器电路和偏置电路两部分。

偏置电路为运算放大器提供电源电压（VDD）、共模电压（Vcm）以及偏置电流（Ibias），从而确定运算放大器的直流工作点。

输入电压加在运算放大器的两个输入端之间，大小设置为1V的交流信号，从而使得输出电压的大小与增益一致，从而减少了设计步骤。

在ADE窗口选择交流仿真，扫描变量为频率，扫描范围为0.1Hz~1GHz。

完成设置后进行仿真。

因为输入交流电压是1V，因此输出端“Vout”的电压值等于运算放大器的增益。

为了观察幅频特性，需要计算输出端电压的幅值。

通过“Mag”，对“Vout”进行取幅值的预处理，然后就可以将处理好的仿真结果输出到“Waveform”中观察。

得到如下图：

图3.2.2增益的幅频特性

对于运算放大器的幅频特性，除了直接显示幅值以外，更一般的是显示增益幅值的dB曲线，即对幅值作“20log（n）”变化，得到如下图所示：

图3.2.3增益幅值的dB曲线

对于运算放大器的相频特性，在“ResultsBrowser”中选择“phase”函数对交流仿真结果进行预处理后输出得到。

并通过“Append”命令，将相频特性添加到原有的幅频特性中，如图所示：

图3.2.4红色代表“幅频”，蓝色代表“相频”

3.3运算放大器的带宽仿真

这里说的带宽，主要是指运算放大器的小信号带宽。

常用的义

有两个：

3dB带宽和单位增益带宽。

仿真原理图如下：

图3.3.1带宽仿真电路图

3.3.13dB带宽

定义：

Av（w0）=20lgAv（0）-3dB

首先观察增益的幅频特性曲线，并根据3dB带宽的定义测量得到3dB的带宽。

在“Waveform”窗口中，将光标移到增益幅频曲线的低频部分，点击快捷键“m”，在曲线上添加标签，给出标记点的横坐标和纵坐标（1.1118Hz，37.24dB）。

接着点击快捷键“V”，将光标切换成竖直光标类型，即光标变成一条垂直的直线，并且直线上方有一个红色的倒三角，通过拖动该三角，可以移动垂直光标。

如图3.3.2所示，垂直光标和运算放大器增益幅频曲线的交点的坐标（7.8915MHz，34.27dB）在波形的左上角给出，并随着垂直光标的左右移动实时改变。

当增益为34.27dB时，输入信号的频率为7.8915MHz，因此可以近似认为3dB带宽为7.8915MHz。

图3.3.2增益的幅频特性曲线

精确获得3dB带宽的方法是使用“Calculator”软件中“bandwidth”函数。

在“ResultsBrowser”中的“ac-ac”中选择“Vout”仿真结果。

右键选择“Calculator”。

仿真结果被输送到“Calculator”中，选择“bandwidth”函数。

输入参数点击“OK”完成“bandwidth”的设置，点击“Eval”键，将在“Calculator”缓存窗口中显示计算的运算放大器的3dB带宽。

如下图所示：

图3.3.33dB带宽

从图3.3.3中科院看出该运算放大器的3dB带宽为8.256MHz。

3.3.2单位增益带宽

和3dB带宽一样，运算放大器的单位增益带宽也可以用“Calculator”中的“cross”函数计算，该函数是专门用来计算曲线经过一个特定阈值的横坐标。

对于计算单位增益带宽，只需要对运放的增益曲线使用“cross”，并将阈值设为“1”，函数返回的值即是运放的单位增益带宽。

设置好“cross”函数的参数后点击“Eval”的到：

图3.3.4单位增益带宽

从图3.3.4可以看出该运算放大器的单位增益带宽约为556.4MHz。

3.4运算放大器的建立时间

建立时间（settlingtime）是衡量运放反应速度的另一项重要指标，它表示从跳变开始到输出稳定的时间。

它主要是针对运算放大器的小信号特性，在跳变过程中，运放还保持线性。

在实际电路设置中，可以通过“Calculator”中的“settlingtime”函数来测量运算放大器的建立时间。

首先将运放连接成单位增益负反馈的形式，即将运算放大器的反相输入端和输出端短接，从而使得负反馈系统的闭环增益为1，即输入电压跟随加载在运算放大器同相端的输入信号。

在运算放大器的同相

载一个幅度为2mV的阶跃信号，如下图所示：

图3.4.1建立时间仿真电路图

差分输入的阶跃信号电压源使用一个脉冲电压源来模拟。

该脉冲电压源可以在“analogLib”库中找到，其名为“vpulse”。

脉冲的低电平为0V，高电平为2mV，跳变延迟为10ns，上升和下降沿宽度为10ps，脉冲宽度为1s。

因此当瞬态仿真时间小于1s时，都可以将该脉冲电压看作10ns处跳变的阶跃电压。

因为建立时间是运算放大器在时域对输入信号响应的一个性能参数，因此为了对此进行仿真测量，需要进行瞬态仿真。

在ADE窗口中选择“tran”，结束时间设为“200ns”，仿真精度设为“conservative”，将“Vout”作为输出端，开始仿真。

图3.4.2建立时间瞬态仿真

在“Calculator”中保持“SelectMode”处于选择状态，在选择模式中选择“tran”里的“vt”项，点击电路图中的“Vout”，将“Vout”端的瞬态电压仿真结果捕获到“Calculator”中，设置好参数后点击“Eval”得到计算结果如下：

图3.4.3建立时间计算结果

从图中可以看出该运算放大器的建立时间为17.5ns。

3.5运算放大器的相位裕度仿真

图3.5.1相位裕度仿真电路图

相位裕度（phasemargin,PM）是电路设计中很重要的一项指标，主要用来表示负反馈系统的稳定性，同时可以用来预测闭环系统阶跃响应的过程。

相位裕度的定义为：

运算放大器增益的相位在增益交点频率时，与-180°

相位的差值，表达式为：

PM=∠Av（wl）-（-180°

）=∠Av（wl）+180°

，式中wl为运算放大器的增益交点频率（使增益幅值等于1的频率点为“增益交点”）。

利用“Calculator”的“phase-Margin”函数获得运算放大器的相为裕度如下图所示：

图3.5.2相位裕度

从图中可以看出该运算放大器的相位裕度为65.33°

。

3.6运算放大器的转换速率仿真

图3.6.1转换速率仿真电路图

进行瞬态仿真后，输出电压的时域响应如下图所示：

图3.6.2输出电压的时域响应

从上图中可以看出，输出电压“Vout”在跳变之后的一段时间内并没有按指数规律变化，而是表现出具有不变斜率的线性斜率。

这就是负反馈电路中使用的运算放大器表现出的所谓“转换”的大信号特性，图中输出响应中的“斜坡”部分的斜率称为“转换速率”。

通过使用“Calculator”中的“slewRate”函数根据瞬态仿真结果计算运放的转换速率。

得到结果如下：

图3.6.3转换速率

从图中可以看出该运算放大器的转换速率约为0.4729V/us。

3.7运算放大器的共模抑制比仿真

差动放大器的一个重要特性就是其对共模扰动影响的抑制能力（CMRR）仿真电路图如下：

图3.7.1CMRR仿真电路图

再次进行交流仿真，得到输出端“Vout”的增益曲线，即为运算放大器CMRR的倒数的幅频特性曲线，这里为了方便观察，采用了dB作为纵轴单位。

图3.7.2CMRR倒数的幅频特性曲线

为了观察运算放大器CMRR的幅频特性曲线，可以使用“Calculator”中的“1/X”函数，对仿真结果取倒数。

图3.7.3CMRR的幅频特性曲线（蓝色曲线）

3.8运算放大器电源电压抑制比仿真

因为在实际使用的电源也含有噪声，为了有效抑制电源噪声对输出信号的影响，需要了解电源上的噪声是如何体现在运算放大器输出端的。

把运算放大器输入到输出增益除以电源到输出的增益定义为运算放大器的电源抑制比（Powersupplyrejectionratio,PSRR），所以电源抑制比可以写为：

式中的Vdd=0和Vin=0是指电压源和输入电压的交流小信号为零，而不是指它们的直流电平。

仿真电路图如下：

图3.8.1PSRR仿真电路图

再次进行交流仿真，得到输出端“Vout”的增益曲线，即为PSRR的倒数的幅频特性曲线。

3.8.2PSRR倒数的幅频特性曲线

使用“Calculator”中的“1/X”函数，对仿真结果取倒数。

图3.8.3PSRR的幅频特性曲线（蓝色曲线）

由于电路仿真时，认为MOS管都是完全一致的，没有考虑制造时MOS管的失配情况，因此仿真得到的PSRR都要比实际测量时好，因此在设计的时候需要留有余量。

四：

运算放大器的版图布局

4.1版图设计

这次我们的版图设计采用的是对管的形式，即对角线为一个管子，采用并联的形式将两个管子并联起来作为一个管子。

这样做的好处是可以抵消电流差，是电流保持一致。

首先我们调用四个pmos和七个nmos单元，将两个pmos并联形成一个pmos，两个nmos并联形成一个nmos，将剩余的一个nmos单独使用。

然后根据原理图连接如下图所示：

图4.1.1差分运放版图

4.2版图验证

首先进行DRC电气规则检查，然后进行LVS检查，得到如下图所示结果了，则证明版图没有错误：

版图验证无误后进行设计的后仿真，打开测试电路，启动ADE仿真窗口。

选择Steup→Environment,在框内schematic前加入a