电子信息科学与技术专业毕业设计论文多功能数字钟设计Word文档下载推荐.docx
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指导老师
讲师/硕士
提交日期
2014年5月12日
摘要
近年来，科学技术发展飞速，人们的生活质量也不断提高。
传统的时钟已经无法满足现代人的生活要求。
多功能数字钟无论在形态还是在性能上都改变了原有的风格。
本次设计基于原始的数字钟，在此基础上增加了诸项功能。
不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。
设计中采用了EDA技术，使用硬件描述语言VerilogHDL对各大功能模块的逻辑功能进行代码编写。
于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。
设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。
经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。
可以手动调整时间，设定闹钟及数字跑表计时。
关键词：
FPGA；
VerilogHDL；
数字钟；
THEDIGITALCLOCKWITHSTOPWATCHFUCTION
ABSTRACT
Inrecentyears,therapiddevelopmentofsciencetechnology,qualityoflifeisalsorising.Traditionalclockhasbeenunabletomeettherequirementsofmodernlife.Bothintheformofmulti-functiondigitalclockorintheperformancehaschangedtheoriginalstyle.
Thedesignisbasedontheoriginaldigitalclock,onthebasisofitincreasedvariousfunctions.Notonlyhavethetime,minutes,secondscountfunction,alsoaddthefunctionofadjustingtime,thewholepointtimekeepingfunction,alarmfunctionanddigitalstopwatchfunctions.EDAtechnologyusedinthedesign,usingVerilogHDLhardwaredescriptionlanguageforlogicfunctionsinmajorfunctionalmodulesofcodetowrite.UnderQuartusIIsoftwareenvironment,usinghierarchicaldesignmethodsandmodulardesign,thetopchartestablishedbythevariousfunctionalmodulesconnectingeachother,constituteFPGA-basedmultifunctionaldigitalclock.
ThemainsystemchipofdesignexperimentboardisEP3C25Q240C8,multifunctionaldigitalclockiscomposedofthedividermodule,theclockcountingmodule,theadjusttimecontrolmodule,thealarmmodule,thewholepointtimekeepingandmusicmodule,thedataselectionmodule,thedecodingmodule,thekeytojittermoduleanddigitalstopwatchmodule.Aftertheprogramcompiledandmodulesimulation,downloadonthebreadboardvalidation,Thesystemcancompletehours,minutes,secondsdisplayproperly,throughthekeyswitchfunctionmode,enterthealarmtimesetting,adjustmenttime,digitalstopwatchmode.Youcanadjustthetimemanually,setthealarmanddigitalstopwatchtimer.
Keywords：
Digitalclock；
目录
摘要i
ABSTRACTii
第一章绪论1
1.1基于FPGA数字钟的背景和意义1
1.2课题的研究方法和相关技术的发展1
1.3本文的研究目的和主要研究内容2
第二章FPGA简介3
2.1FPGA的原理与基本结构3
2.2FPGA设计流程3
第三章QuartusII简介4
第四章数字钟总体设计方案5
4.1数字钟的基本构成5
4.2数字钟的工作原理5
第五章数字钟的具体设计流程6
5.1本设计的顶层图6
5.2分频模块6
5.3按键去抖动模块7
5.4时钟模块8
5.4.1模式切换功能9
5.4.2时钟计数功能9
5.4.3校时控制功能10
5.4.4闹钟设定功能10
5.4.5数字跑表功能11
5.5数据选择模块11
5.6译码显示模块13
5.7闹钟音乐模块14
5.8整点报时与音乐演奏模块15
结束语17
致谢18
参考文献19
附录AFPGA器件EP3C25_V5电路板21
附录B本设计使用的EP3C25_V5管脚配置文件22
程序源代码23
第一章绪论
1.1基于FPGA数字钟的背景和意义
现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低[1]。
这与传统电子产品最主要的区别是使用了大量的可编程逻辑器件，这就提高了产品的性能，缩小了体积，降低了功耗。
同时通过先进的计算机技术，缩短了产品的研发周期。
本设计采用的EDA技术符合现代先进电子技术的诸多要求，是设计研发电子产品的新兴技术。
若人们的日常生活中没有时钟去提醒时间，造成的后果是难以想象的。
数字钟的应用非常广泛，主要用于家庭生活，以及长途车站，机场，办公室，码头等公共场所，为人们的生活起居，学习工作和娱乐提供了很大的方便。
数字钟采用的石英技术和集成电路技术促使其计时精确且性能非常稳定，同时携带起来也非常便捷。
数字钟所采用的是数字电路技术去实现时，分，秒的精确计时，比机械式时钟更具直观性和精准性，同时它的使用寿命更长，因此使用及其广泛。
数字钟不仅使钟表数字化，而且增加了原始钟表不具备的诸多功能，诸如闹钟功能，数字跑表计时功能和整点报时功能等。
这些都是基于钟表数字化的。
所以，对数字钟的研究以及拓展其功能应用很有现实意义。
1.2课题的研究方法和相关技术的发展
基于FPGA原理的理论知识，结合数字钟的相关书籍的查找，对数字钟的基本结构进行分析，利用QuartusII软件仿真，验证了理论与仿真结果的一致性。
在编译和仿真测试正确后，由QuartusII软件提供的编程器将信息下载至目标器件，对研究结果进行验证。
本课题研究把VerilogHDL硬件描述语言与可编程逻辑器件相结合，通过七段数码管显示实验结果。
多功能数字钟可以用不同的技术来实现，如单片机。
可编程逻辑器件的使用与其他方式相比具有很多优点，如易于学习，方便快捷，别致独特，趣味浓厚，更加直观，设计的成功率高，易于编程和修改添加等特点，应用异常便利。
所以本课题研究利用可编程逻辑器件来实现。
1.3本文的研究目的和主要研究内容
当今，电子系统的发展速度高，规模大，集成化。
基于逻辑综合与硬件描述语言的自顶向下的设计方法迅速发展起来。
随着科学技术的迅猛发展，人们已不满足现有的数字钟功能。
为解决当下矛盾，本课题的研究目的是完成基于FPGA的具有数字跑表功能的数字钟的设计，由数码管实时显示时，分，秒的计时，具有小时和分钟调整，整点报时，闹钟及数字跑表功能。
第二章FPGA简介
2.1FPGA的原理与基本结构
FPGA是现场可编程门阵列（FieldProgrammableGateArray）的简称[2]，它的出现是用来作为一种半定制电路，不仅解决了定制电路的缺陷，又克服了原有可编程器件门电路数太少的不足。
FPGA具备掩膜可编程门阵列的通用结构，它不仅把大量的逻辑功能块组合成阵列，并且用可编程的互连资源把这些逻辑功能块连接起来，从而达到不同的设计需求。
FPGA通常由三种可编程电路与一个用来寄存编程数据的静态存储器SRAM构成[3]。
这三种可编程电路是：
可编程逻辑模块CLB（ConfigurableLogicBlock），输入/输出模块IOB（InputOutputBlock）与互连资源IR（InterconnectResource）。
可编程逻辑模块CLB是达成模块逻辑功能的根本单元，它们一般会有规则的组成一个阵列，均匀分布在整个芯片上；
可编程输入/输出模块IOB通常负责完成芯片的逻辑与外部封装脚的接口工作[5]；
可编程互连资源包含大量不同长度的线段和可编程连接开关，它们把IOB之间或IOB、CLB之间及CLB之间衔接起来，形成具备特定功能的电路。
2.2FPGA设计流程
通常，一个比较大的集成项目应采用分层方法：
分为几大模块，各模块之间定义好接口，而后各模块再次细分来具体实现，这就是自顶向下（TOPDOWN）的设计流程。
现今，自顶向下的设计方法已经被普遍应用。
高层次设计是对系统的行为特性进行定义，一般不会涉及到工艺的实现，所以能够在厂家综合库的支持下，综合优化工具把高层次的行为描述转化为针对某种工艺优化的网络表[4]，促使工艺转化变得轻而易举。
第三章QuartusII简介
QuartusII是由Altera公司提供的FPGA/CPLD软件开发集成环境，21世纪初被Altera公司推出，是由Altera公司前一代FPGA/CPLD软件集成开发环境MAX+plusII的推陈出新的新产品[2]，它的运行界面友好，使用起来相当便捷。
整个设计的流程都可以在QuartusII上完成，它为开发者提供和结构无关的开发设计环境，让设计者在设计中能够进行方便地设计输入，迅速处理和器件模块的编程。
Altera公司的QuartusII软件为用户提供了完整的多平台设计开发环境，可以完成种种特定设计的需要，同时它也是单个芯片的可编程系统（SOPC）设计的综合性环境和SOPE设计的开发工具。
由于QuartusII软件设
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