基于Verilog的任意模长可加减计数器设计Word文件下载.docx
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ｉnpuｔ cｌk;
ﻩﻩ // 外部时钟
inputrst_inpuｔ;
ﻩﻩ／/外部清零（异步）
input en;
ﻩﻩﻩﻩﻩ//计数使能
inｐutaｄd_sｕb;
ﻩ /／ 计数方向
ｉｎput［3:
0] daｔa_input;
//计数器模长输入
oｕtｐutｒeg full;
ﻩ //计完当前模长
outｐuｔ［３:
0]daｔa_ｏutput；
//计数器输出
reｇ[3：
0]cuｒｒｅｎt_counter;
// 当前计数值（输出）
regｕpdａte_lengｔh＿ｅn；
／/改变模长的使能信号
//当前计数周期与上个计数周期的模长输入
reｇ[3:
０］ ｃurrent_cｌk＿data_inｐｕｔ，
last_ｃlk_data_input；
reｇ [3:
０]cｏunｔｅr_length；
//下个计数周期的模长
reｇ [1:
０]k;
aｌwａys@（ｐｏｓedgｅｃlk,negｅdge ｒst＿ｉnpｕt）
ﻩbegiｎ
ﻩｉf（!
rｓt_inpuｔ） ／/异步清零
ﻩﻩbegｉｎ
ﻩﻩfuｌl=０;
ﻩcｕrrent_ｃounter＝0;
ﻩend
elseｉf（ｅｎ） ／/ 计数使能
bｅｇin
ﻩﻩｉf（aｄd_sub） ／/加法器
begiｎ
ﻩﻩﻩﻩiｆ（cｕｒｒｅnt_cｏunｔer<
（coｕｎteｒ_ｌength－1））
ﻩﻩﻩbegiｎ
ﻩﻩ ﻩcurｒｅnt＿ｃｏuntｅr＝
ｃurrenｔ_ｃoｕｎｔｅr+１；
ﻩﻩﻩfulｌ=０;
ﻩﻩﻩﻩend
ﻩﻩﻩelｓｅ
//加法器计数完产生full脉冲以触发
// 判断下个计数周期的模长是否变化
ﻩﻩﻩﻩﻩbegｉn
ﻩﻩﻩﻩﻩcurreｎｔ＿ｃounter＝0；
ﻩﻩfull＝1;
/／full输出
ﻩﻩﻩﻩﻩﻩeｎd
ﻩﻩﻩﻩｅnｄ
ﻩｅlse //减法器
ﻩbｅgｉn
ﻩif（ｃｕrreｎt_coｕnteｒ>
０）
ﻩﻩﻩｂegiｎ
ﻩﻩﻩﻩcｕrrent_coｕntｅr＝
cuｒrent＿cｏunteｒ-1;
ﻩﻩﻩﻩfull＝0；
ﻩﻩﻩｅｎd
ﻩﻩﻩｅlse//减法器计数完
ﻩﻩｂegｉｎ
cuｒrent＿ｃountｅr=
couｎｔer_lｅnｇth-1;
ﻩﻩﻩfull=1;
ﻩﻩﻩﻩﻩﻩﻩeｎｄ
enｄ
ﻩﻩﻩend
eｎd
//驱动当前计数输出
assigｎｄatａ_ｏutpuｔ=cuｒrｅｎt_counter;
ｉnitiaｌ
bｅｇｉn
ﻩk=１；
/／ｋ=1 表示启动计数器的第一个计数周期
ｅｎd
ａｌways @（ｐosｅdｇefull）//加法器/减法器完成当前周期计数
ﻩ//计完当前周期（即ｆｕlｌ有效）才更新
ｂegin
ﻩlast_clｋ＿daｔa_iｎput<
=data＿inｐｕt;
//上个周期的模长
ｃurrｅnt_cｌｋ_daｔa＿inpuｔ=datａ_ｉｎｐut；
／／当前周期的模长
ｕpdaｔｅ_lengtｈ＿ｅn<
=lasｔ_cｌｋ＿ｄａta＿inｐｕｔ＾
current_ｃlk_daｔａ_input;
//updａte_lｅｎgth_eｎ为更新计数器模长的使能端,
// 异或运算使能端为0代表模长变化１不变
k=ｋ＋1;
//ｋ的初值为１,k变化说明计数模长更改过了
if（k==2'
ｄ３）
ﻩﻩk＝2;
end
alwａｙs @（posedｇｅ cｌｋ）
begin
ﻩﻩiｆ（uｐdate_ｌｅngth＿ｅｎ）//使能有效计数模长变化
ﻩﻩcoｕnｔer_lenｇth=currenｔ_clk_ｄaｔa_input;
ﻩﻩelse
ﻩbｅｇiｎ
ﻩﻩｉｆ（ｋ＞＝2）
/／下个周期计数器模长不变（保持上次更改的）
ﻩﻩcoｕntｅr_lｅngtｈ=last_clｋ_daｔａ_ｉｎｐut;
ﻩｉｆ（k=＝１）
ﻩ/／整个计数器系统,最初的模长（一次没更改过）
ﻩﻩﻩcounｔeｒ_length=dａtａ_ｉｎput;
end
end
ｅｎdｍｏdulｅ
测试激励文件tｅｓtbench:
`timesｃａｌe 1 pｓ／1ps
modulｅPrj_vｌg_tst（）;
ｒeg adｄ_sub;
rｅg ｃlｋ;
reg ［３:
0]ｄａta＿ｉnpｕt;
ｒegｅｎ;
rｅｇrst＿ｉnput；
wiｒe [３：
0]data_oｕtpｕt;
wiｒefull;
Prj i１ （
ﻩ．add_ｓｕb（ａｄd_sub）,
ﻩ.cｌk（clk）,
ﻩ.datａ_ｉnpｕt（ｄaｔａ＿iｎpuｔ）,
.dａta＿outｐuｔ（ｄata_ｏｕtput）,
ﻩ．eｎ（en）,
ﻩ．full（ｆulｌ）,
.ｒst_input（ｒsｔ＿iｎput）
）;
pａraｍeteｒcｌk_ｐｅriod=10;
//时钟周期
inｉtial /／初始化使能端、清零端和时钟信号
begin
eｎ=１;
rｓｔ＿inｐut=1;
clk＝1;
＃（４6*clk_peｒiod）en＝０；
#（3*clk＿period） ｅｎ=１；
#（4*clｋ_ｐｅriｏｄ）rst_iｎput=0；
#（2*clk_period） ｒst_input=1;
eｎd
alwａｙs#（clk_pｅriｏd/2）clk=~clk；
iniｔiａl
bｅgin
／/计数器模长分别为64 5 ３
／/左边为上一模长持续的时钟个数
data_input=４'
b０11０；
＃（２２*clk_pｅｒiod）datａ_ｉｎpuｔ＝4＇b01０0;
＃（12*cｌk＿period）ｄａta_input＝4＇ｂ0101；
#（１2*clk_peｒioｄ）ｄata_input=４'
ｂ001１;
#（５＊clk＿perioｄ）;
ｅnd
initiaｌ
ｂegin
／/计数器计数方向的改变
/／左边为递增递减持续的时钟个数
ａｄd＿suｂ＝1；
#（9*clk_perｉｏｄ）ａdd_sub=０;
#（10*clk_pｅｒｉoｄ）aｄｄ_sub=1;
＃（１３*ｃlk_pｅrｉoｄ）ａdd_sub=０;
#（４*clk_ｐeriod）aｄｄ_ｓub=１;
end
ｅndｍｏdule
四、仿真结果
如图1所示，最开始计数器输入的模长ｄaｔa＿inｐut为6,在计数方向控制端adｄ_ｓuｂ为高电平的情况下，可以从0计数到5，在aｄｄ_sｕｂ为低电平的情况下,可以实现计数器的递减;
当计数器模长ｄａｔa_input变为4的时候，先计完当前周期的模长（0到5）,才开始模长为４的计数（0到３）。
如图2所示,当计数器模长变为5时,第二个计数周期计数到2,使能端ｅｎ无效计数器输出保持不变；
当计数器模长变为3时,计数器计数到1,清零信号rst_inpｕｔ有效，计数器输出为0
综上,本次设计实现了计数器的随时启动、异步清零、加减可控以及任意计数模长的功能。
图1
图2
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