计算机期末总结Word格式文档下载.docx

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　0０１　0　0　1１01　0101　00

计算过程：

　①对阶操作

　阶差ΔE＝[Ex]补＋[-EY］补＝０001０＋11100=11110

Ｘ阶码小,Ｍｘ右移2位，保留阶码E＝0０１００。

[Ｍx]补=000０1101１0１１

下划线上的数是右移出去而保留的附加位。

②尾数相加

　[Mｘ]补+[MY］补=1＋1101010100=11100０１０1011。

③规格化操作

　　结果的符号位与最高数值位同值，应执行左规处理,

结果为１100０１010110，　阶码为０0０11。

④舍人

附加位最高位为1，采用0舍1入法处理，在所得结果的最低位+1,得新结果：

［Ｍ]补=１10０010１10，

　M:

-0.1110１０10。

⑤判溢出

　阶码符号位为00，故不溢出、最终结果为：

　Ｘ＋Y＝2010·

　（-0.1110１01０）

3.DRＡＭ存储器为什么要刷新？

防止漏电,保证存储信息不破坏。

4.CPU如何区分指令和数据？

空间：

指令的地址是由程序计数器（PC）规定的,而数据的地址是由指令规定的。

在程序执行过程中,要避免修改指令，但可以修改数据。

时间：

指令在前，数据在后。

（时序）

5、RIＳＣ和CＩSC分别代表什么?

精简指令系统计算机（RISC）复杂指令系统计算机（ＣＩSC）

6、求信息码0１1０1110的海明校验码。

解:

（1）求信息码011０11１0的海明校验码

①确定海明校验位的位数：

设R为校验位的位数，则整个码字的位数应满足不等式N=K＋R<

=2R-1。

设R=3，则２3-1=7,N=8+3=11,不等式不满足:

设R=4，则

24-1=１5，N=８+3＝11,不等式满足。

所以R最小取4。

②确定校验位的位置:

位号（1—１2）为2的权值的那些位,即　:

20、21、２2、2３的位置作为校验位，记作Ｐ1、Ｐ２、P３、Ｐ4，余下的为有效信息位。

即:

1　2　3　4　5６　7　　8　　9　10１1　　　１２

P1　P2D0P3D1　Ｄ２　　D3　P4　Ｄ4D5D６　Ｄ7

③分组:

有４个校验位,将1２位分4组,第I位由校验位号之和等于Ｉ的那些校验位所校验。

如表2．4所示。

④校验位的形成：

P1=第一组中的所有位（除Ｐ1外）求异或：

D６⊕　Ｄ4⊕D3　⊕　D1⊕Ｄ０

＝1⊕0⊕1⊕1⊕０=1

P２=第一组中的所有位（除P2外）求异或：

Ｄ６⊕Ｄ5⊕D3⊕D2⊕　Ｄ0

ﻩﻩ=1⊕１⊕1⊕1⊕0=0

P3=第一组中的所有位（除P3外）求异或：

D7⊕Ｄ３⊕D2⊕D1

ﻩﻩ=0⊕1⊕1⊕0=0

Ｐ4=第一组中的所有位（除P４外）求异或:

D7⊕D6⊕D5⊕D4

ﻩ=0⊕1　⊕1⊕0=0

所以,信息码０1101110的海明校验码为1。

（2）校验原理

在接收端分别求S１、S2、S３、Ｓ４

S1=P1⊕第一组中的所有位求异或　=P１⊕D6⊕D4⊕　D3⊕D1　⊕　D0

S2=P２⊕第二组中的所有位求异或=Ｐ2⊕D６⊕D5⊕　D3　⊕Ｄ2⊕D０

S3＝P３⊕第三组中的所有位求异或=Ｐ3⊕　D7　⊕D3⊕D２⊕Ｄ1

Ｓ４=P４⊕第四组中的所有位求异或=Ｐ４⊕　D7⊕D６⊕D５⊕D4

当S1S2Ｓ3　S4=0000时,接收的数无错,否则S１S2S３S4的二进制编码即为出错位号,例如S１S2S３Ｓ4=１001说明第9位出错，将其取反,即可纠错。

根据此原理,指出和纠正1位出错位的海明校验逻辑电路如图2．１所示。

海明校验逻辑电路图：

7.某指令系统的指令字长16位,可含有３、2、1或0个地址,每个地址占4位。

请设计该指令系统的格式，最多共有多少条指令?

解：

扩展操作码

8.分析加减交替除法的基本原理。

9.某机字长8位，试用如下所给芯片设计一个存储器，容量为10K，其中RＡM为高8K,ROM为低2K，最低地址为0（RAM芯片类型有为：

４K8，ROM芯片有：

2K4）。

①地址线、数据线各为多少根?

②RＡM和RＯＭ的地址范围分别为多少?

③每种芯片各需要多少片。

④画出存储器结构图及与CPＵ连接的示意图。

第三章习题课：

1.写出下列数据规格化浮点数的编码（设l位符号位，阶码为５位移码，尾数为10位补码）。

（1）＋1110０0

（2）-1０101　（3）＋０．０1011

（１）+111000=26×

０．111００0

符号位为0；

６的阶码移码表示为1０1１0;

尾数补码为11100０0000,所以+111０00规格化浮点数的编码为０1０110１110００00０0

（2）-1０１0１=25×

（-0．10101）

符号位为1;

5的阶码移码表示为10101；

尾数补码为０１0110000０，格化浮点数的编码为１　10101　　０10１10０000

（３）+０.0１0１１　=2－１×

0．１01１

－1的阶码移码表示为０11１1;

尾数补码为101100０0０0，所以+0.01０11的规格化浮点数的编码为001111　１011000００0

2.在浮点数编码表示中＿__在机器数中不出现,是隐含的。

（答案：

D）

Ａ.阶码Ｂ．符号C．尾数　D.基数

３.浮点数的表示范围和精度取决于____.（答案;

A）

A.阶码的位数和尾数的位数

B.阶码采用的编码和尾数的位数

C.阶码采用的编码和尾数采用的编码

Ｄ．阶码的位数和尾数采用的编码

4.能发现两位错误并能纠正一位错的编码为（答案:

Ｂ　）

Ａ.ＣRＣ码　　　Ｂ.海明码　C.偶校验码　D．奇校验码

5．用变形补码计算X-Y，Ｘ+Y，并判别结果的正确性。

设:

X=0.110１1，Ｙ=-0.10０1０　

[X]补=0011011　[Y]补=1101１1０　[-Y］补=0０1００10

　[X]补＋[－Y］补＝01０110１溢出　

[X］补+[Y]补=０００１00１无溢出X+Y　＝0.0100１

6.在计算机中,所表示的数有时会发生溢出,其根本原因是计算机的字长有限。

答案：

对

7.8４21码就是二进制数。

不对。

8421码是十进制数的编码。

8.表示定点数时,若要求数值０在计算机中惟一地表示为全0，应使用反码表示。

答案:

错。

表示定点数时，若要求数值0在计算机中惟一地表示为全0，应使用补码。

第4章内容

1.主存储器用来暂时存储CPU正在使用的指令和数据，它和ＣPU的关系最为密切。

主存储器和CPU的连接是由总线支持的,连接形式如图４.1所示。

2.例:

16ＫX４位芯片组成１6ＫＸ8位的存储器

3.例:

　４个16KX８位静态芯片组成64KX8位存储器。

4.例１：

由Inteｌ2１１4（1ＫX4位）芯片组成容量为4KX8位的主存储器的逻辑框图,说明地址总线和数据总线的位数,该存储器与8位字长的CPU的连接关系。

此题所用芯片是同种芯片。

（1）片数=存储器总容量（位）/芯片容量（位）=4K＊８/（1Ｋ*4）=８（片）

（２）CＰU总线（由存储器容量决定）

地址线位数=log2（字数）=log2（4Ｋ）=12（位）

数据线位数=字长=8（位）　

（３）芯片总线（由芯片容量决定）

地址线=loｇ2（１K）=10（位）

数据线=4（位）

（４）分组（组内并行工作,cs连在一起，组间串行工作，cs分别连接译码器的输出）。

组内芯片数＝存储器字长/芯片字长=８/4=2（片）

组数＝芯片总数／组内片数=8/2=4（组）

（5）地址分配与片选逻辑

（6）连接方式:

扩展位数，扩展单元数，连接控制线

5.例２．某半导体存储器，按字节编址。

其中，000０Ｈ　-07ＦＦH为ROM区，选用EPROM芯片（２ＫB／片）;

0８０0H-１３FFＨ为RAM区,选用RＡM芯片（２KＢ/片和１KB／片）。

地址总线A1５-A０（低）。

给出地址分配和片选逻辑。

1）计算容量和芯片数

ＲOM区：

2ＫB　　RAＭ区：

３KB　共３片

2）地址分配与片选逻辑

存储空间分配:

先安排大容量芯片（放地址低端）,再安排小容量芯片。

便于拟定片选逻辑。

6.用8Ｋ×

8位的ROM芯片和8Ｋ×

4位的ＲAＭ芯片组成存储器，按字节编址,其中RAＭ的地址为0０00H~5FFＦH,RＯＭ的地址为6000~9FFFH，画出此存储器组成结构图及与CPU的连接图。

计算容量、芯片数量:

ＲAＭ的地址范围展开为0000０~１1111,

A12-----A０从０000Ｈ~1ＦFＦH,容量为:

８K,高位地址A15Ａ14Ａ13,从000-010,所以RAＭ的容量为8K×

3=2４K。

　RAM的容量是24K×

8，需8Ｋ　×

4的芯片6片。

ROM的末地址-首地址=9FFＦH-60０0H=3ＦFFH,所以ROM的容量为214=16K。

ＲＯM的容量是16K　×

8，需8Ｋ×

8的芯片2片。

　ＲOM的地址范围展开为０11０0000000０　0０0０~10０１111111１111１1，高位地址A１5A1４A１3,从011~100。

存储器的组成结构图及与CPU的连接如图所示。

７．存储器分布图如下面所示（按字节编址），现有芯片ROM４K×

8和RＡM８K×

　4，设计此存储器系统，将ＲAM和ROＭ用ＣＰU连接。

ＲＡM１区域是8Ｋ×

8，需2片８K×

4的芯片;

RＡM2区域也是8K×

8,需2片8Ｋ×

４的芯片；

ROM区域是8Ｋ×

8,需2片4K8的芯片。

地址分析如下：

（1）方法一

以内部地址多的为主，地址译码方案为：

用A14A13作译码器输入，则Ｙ０选RAM1,Y1选RＡM２，Ｙ３选ＲOM，当A1２＝0时选ROM1，当Ａ1２=1时选ＲOＭ2,扩展图与连接图如图所示。

（2）方法二

以内部地址少的为主,地址译码方案为：

用A14A1３A１2作译码器输入，则Ｙ０和Ｙ1选RＡM1，Y２和Ｙ３选RAＭ２,Y6选ROＭ１，Ｙ７选ROM２,扩展图与连接图如图所示。

8.用８K×

8的RAM芯片和2K×

8的ＲOM芯片设计一个10Ｋ×

8的存储器,ＲOM和RAM的容量分别为2K和8K，ROM的首地址为０000H，ＲAM的末地址为3FFFH。

（1）ROM存储器区域和RAM存储器区域的地址范围分别为多少？

（２）画出存储器控制图及与CPＵ的连接图。

（1）ＲOM的首地址为0000H,ROM的总容量为２K×

8;

RＡM的末地址为3FFFH，ＲAM的总容量为8K×