数电课程设计数字钟Word文档格式.docx
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2.给出具体设计思路，
设计各单元电路、电路器件；
3•总电路设计；
4•进行实验仿真调试，验证设计结果；
5•编写设计说明书；
6.所有图纸和说明书用计算机打印
二、进度安排
第一周：
周一：
布置任务，查找资料；
周二〜周三：
设计系统方案，仿真；
周四〜周日：
领元器件，电路安装，或程序调试；
第二周：
周一〜周二：
电路安装，调试，运行或程序调试，下载运行；
周三：
结果验收；
周四：
收元器件，整理实验室，撰写报告，答辩；
周五：
资料整理。
三、参考资料
1.康华光主编.电子技术基础（数字部分），高等教育出版社。
2•阎石主编.电子技术基础（数字部分），清华大学出版社。
3.任为民主编.电子技术基础课程设计，中央广播电视大学出版社。
4.彭介华主编，电子技术课程设计指导，高等教育出版社。
5.《电子线路设计、实验、测试》谢自美主编华中理工出版
—、课程设计的任务要求1
1.1、设计内容1
1.2、多功能数字钟设计要求1
二、设计方案1
2.1、总体设计方案1
三、单元电路（子模块，子程序）分析2
3.1、脉冲发生电路3
3.2、计时电路4
分秒计时电路4
时计时电路5
时、分、秒计时功能的实现6
译码器驱动电路及数码管显示电路7
校时电路8
整点报时电路9
四、系统仿真/测试11
4.1、整点报时电路仿真11
五、电路安装调试12
六、元件清单12
6.1、元件清单12
6.2、各芯片管脚图及功能表12
6.2.1、555定时器的内部结构12
6.2.2、同步十进制计数器74ls160功能表及引脚图。
14
附页：
总电路图15
七、总结16
一、课程设计的任务要求：
1.1、设计内容
本项目利用中小规模集成芯片设计并制作多功能数字钟。
以同步十进制计数器为核心，结合多谐振荡器、译码器、门电路及数码管共同组成可以实现准确计时、校时、报时的多功能数字钟。
1.2、多功能数字钟设计要求
1.2.1、准确计时，以数字形式显示时（00〜23）、分（00〜59）、秒（00〜59）的时间。
1.2.2、具有校时功能。
1.2.3、整点报时。
二、设计方案：
2.1、总体设计方案
整体电路可以分为脉冲发生电路、分频电路、计时电路、译码器驱动电路、数码管显示电路、校时电路、报时电路。
整体方案原理框图如下：
时十位计数
★
时个位计数
分十位
计数
*
分个位
秒十位
秒个位
►
报时电路
i
1
校时控制电路
校分控制电路校秒控制电路
2HZ多谐振
荡电路
1HZ多谐振
三、单元电路分析：
3.1、脉冲发生电路
本方案中脉冲发生电路采用由555定时器外接电阻电容构成的多谐振荡器来产生脉
冲波。
由此脉冲波充当时钟信号，信号周期的计算公式为T=（R1+2*R2）*C*LN2,所以产生秒
脉冲的振荡电路的外接电阻电容参数可设为R仁R2=48IK,3=0.01uf,C=10uf。
振荡电路
图如下：
秒脉冲发生电路
3.2、计时电路
计时电路分为六十进制的计数电路和二十四进制计数电路，分秒计时电路均为六十进
制计数电路，时计时电路为二十四进制计数电路。
分秒计时电路均由两片74IS160芯片接成六十进制计数器构成。
分秒计时电路
分秒计时电路由两片同步十进制计数器构成，秒个位、分个位直接利用十进制计数器，不做改变，但是预置数端Ld,异步置零复位端R，工作状态控制端EPET均接高电平，即始终处于计数状态。
两片计数器的数据输入端D0~D3均接低电平。
秒十位、分十位由十
进制计数器接成六进制计数器得到，用置数法得到六进制计数器，将74IS160的输出端Q0Q2接二输入与非门，与非门输出端接预置数端LD,则当输出数据为0101时，预置数端为低，即当下一个时钟脉冲上升沿到达时，芯片开始置数，此时，由于置数端均为零，则数据输出端均变为零，即得到0~5六进制计数器，为了将两片计数器接成六十进制计数器，我们采用串行进位方式，将低位计数器的进位输出端CO接非门，再接高位计数器时钟信
号输入端CLK从而构成六十进制计数器。
电路图如下：
六十进制计数器
时计时电路
时计时电路为二十四进制计数器，同样用同步十进制计数器来接。
这里，我们采用整体置数法将百进制计数器接成24进制计数器。
高位片与低位片之间采用并行进位输入的方式来接成百进制计数器，即将低位片的进位输出端CO接高位片的状态控制端EPET.
数据输入端同样全接低，复位端接高，低位片的状态控制端都接高。
为了实现00~23的计数功能，则将时个位的输出端Q0Q1和时十位的输出端Q1接三输入与非门（74IS10），与非门的输出端接两片计数器的预置数端LD,从而实现整体指数的功能，当计数器从00计数到23时，计数器均工作在预置数状态，当下一个时钟脉冲的上升沿到达时，两片计数器均被置零，从而实现小时的24进制计数功能。
二十四进制计数器
时、分、秒计时功能的实现
为了实现时、分、秒的准确计时，贝冋将秒六十进制计时电路、分六十进制计时电路和时二十四进制计时电路进行级联。
同串行进位方式相同，将秒十位的进位输出接非门，再接分个位的时钟输入端clk，分十位的进位输出接非门，再接小时的时钟输入端CLK
由于分十位和秒十位都为六进制计数器，则进位输出端可等同于计数器输出端Q2当计数
器由0101变为0000时可以得到进位脉冲。
整体计时电路如下：
时计时器
分计时器
秒计时器
时钟时分秒计时电路
译码器驱动电路及数码管显示电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
这里，我们用74ls48七段显示译码器来驱动七段阴极数码管。
用74ls48驱动数码管时需保证其脉冲消隐输出端RBO脉冲消隐输入端RBI及灯测试输入端LT均接高电平。
而七段阴极数码管的7、&
4、2、1、9、10管脚分别对应数码管的a~g段，即接译码器的13、12、11、10、15、14管脚。
译码器的数据输入端D0~D3分别对应计数器的数据输出端Q0~Q3电路图如下：
校时电路
当重新接通电源或走时出现误差时都需要对时间进行校正。
通常，校正时间的方法是：
首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
本方案中采用快校的方法，即通过校时控制电路将2HZ的校时脉冲加到计数单元的输入端，因此，应截断分个位、时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。
如图。
整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报
时，以示提醒。
其作用方式是发出连续的或有节奏的音频声波，一般为4低音1高音发出
间断声响。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路控制报时信号。
整点报时电路功能表
CP秒）
Q3
Q2
Q1
Q0
功能
51
P0
0:
亮
52
暗
53
54
r0
11
55
56
57
58
59
四、系统仿真：
4.1、整点报时电路仿真
五、电路安装调试：
整体电路分为计时模块，脉冲发生模块，校时模块，报时模块。
调试时分模块在数字电路试验箱上进行调试，逐个检查各模块的功能及解决出现的问题。
计时模块调试时，为秒个位计时单元加秒脉冲，观察计数器是否按要求工作。
脉冲发生模块调试时将脉冲输出端接示波器，观察波形周期是否为所需周期。
校时电路调试时，须将校时控制部分与计时单元放在一起调试，加上2HZ校时脉冲，观察各校时开关闭合时，时钟是否正确校时。
报时电路的调试也与计时部分和校时部分一起调试，利用校时电路将计时器的输
出设定为接近整点的时间，然后观察整点时，报时电路是否正常工作。
问题：
由于线路接触不良，导致校时电路模块异常，排除故障后电路正常工作。
六、元件清单：
6.1、元件清单
74LS00D10
74LS08D7
74LS20D4
74LS160D6
七段共阴极数码管6
电阻2Q4
6.2、各芯片管脚图及功能表
6.2.1、555定时器的内部结构如图（a）所示。
它由分压器、两个电压比较器、基本RS触发器、晶体管及缓冲器组成。
1脚是接地端GND2脚是低电平触发端，3脚是输出端OUT四脚是复位端FT,5脚是电压控制端，6脚是高电平触发端，7脚是放电端，8脚是电源端VCC。
555定时器功能见表1,其中4脚为复位端，当RD为低电平时，不管其他输入端
的状态如何，输出U0为低电平。
只有当RD接高电平时，输出的状态将由2脚低电平触发端和6脚高电平触发端电压的大小来决定，因此，在正常工作时，应将4脚接高
电平。
当ui1<
（2/3）VCC,ui2<
（1/3）VCC时，放电晶体管VT截止，输出端仍为高电平。
当ui1>
（2/3）VCC,ui2>
（1/3）VCC时，放电晶体管VT导通，输出端UO为低电平。
当ui1<
（1/3）VCC时，电路亦保持原来状态不变。
如果在电压控制端施加一个外加电压，比较器的参考电压将发生变化，电路相应的阈值、触发电平
也将随之变化，进而影响电路的工作状态
555定时器功能表
输入
输出
高电平触发端
Ui1
低电平触发端
Ui2
复位端
RD
输出Uo
晶体管VT的状态
X
导通
<
（2/3）VCC
（1/3）VCC
截止
>
（2/3）VCC
（1/3）VCC
不变
622、同步十进制计数器74IS160功能表及引脚图
74IS160引脚图
74LS160
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