电子钟.docx
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电子钟
1．实验电路概述
数字钟是一种用数字电路技术实现分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。
而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。
且由于数字钟包括组合逻辑电路和时叙电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，其中控制电路可以分为校分电路、清零电路和报时电路。
其具体的原理框图如图1.1所示。
电路原理框图
设计指标：
1时间以1小时为一个周期，按1秒进行数字计时；
2显示分、秒；
3具有校分功能，可以对分进行单独校时，秒位保持，使其校正到标准时间；
4计时过程具有报时功能，当时间到达59:
53、59:
55、59:
57、59:
59时进行蜂鸣报时；
5可以随时对全部位清零；
2、实验器件
实际元件清单：
元件
数量
NE555
1
CD4040
1
CD4518
2
CD4511
4
74LS00
3
74LS20
1
74LS21
2
74LS74
1
1kΩ电阻
1
3kΩ电阻
1
150Ω电阻
4
0.047μF的电容
1
共阴双字显示屏
2
2.1NE555集成电路
NE555是在电子科技行业广为应用的一种集成电路，用途十分广泛。
在本电路中，构成时钟发生器，是整个电路的核心。
●引脚图
其中引脚1为接地端，引脚2和引脚6为输入端，引脚3为输出端，引脚4为复位清零端，引脚5为调整端（通常空置或通过一个电容接地），引脚7位放电端，引脚8为电源。
●功能表
输入
输出
复位Rd
TR
TH
Q
VT1状态
0
×
×
0
导通
1
＜1/3Vcc
＜2/3Vcc
1
截止
1
＞1/3Vcc
＞2/3Vcc
0
导通
1
＞1/3Vcc
＜2/3Vcc
原状态
不变
2.2CD4040集成电路
CD4040是一种常用的12分频集成电路。
当在输入端输入某一频率的方波信号时，其12个输出端的输出信号分别为该输入信号频率的2-1~2-12。
●引脚图
其中VDD为电源输入端，VSS为接地端，CP端为输入端，CR为清零端，Q1~Q12为输出端，其输出信号频率分别为输入信号频率的2-1~2-12。
●功能表
2.3CD4518集成电路
CD4518时一种常用的8421BCD码加法计数器。
每一片CD4518集成电路中集成了两个相互独立的计数器。
●引脚图
●功能表
输入
输出
CR
CP
EN
Q3
Q2
Q1
Q0
清零
1
×
×
0
0
0
0
计数
0
↑
1
BCD码加法计数
保持
0
×
0
保持
计数
0
0
↓
BCD码加法计数
保持
0
1
×
保持
2.4CD4511集成电路
CD4511是一种8421BCD码向8段数码管各引脚码的转换器。
当在其四个输入端输入8421BCD码时，其7个输出端可直接输出供7段数码管使用的信号。
●引脚图
●功能表
输入
输出
LE
D
C
B
A
g
f
e
d
c
b
a
字符
测灯
0
×
×
×
×
×
×
1
1
1
1
1
1
1
8
灭零
1
0
×
0
0
0
0
0
0
0
0
0
0
0
消隐
锁存
1
1
1
×
×
×
×
显示LE=0→1时数据
译码
1
1
0
0
0
0
0
0
1
1
1
1
1
1
0
1
1
0
0
0
0
1
0
0
0
0
1
1
0
1
1
1
0
0
0
1
0
1
0
1
1
0
1
1
2
1
1
0
0
0
1
1
1
0
0
1
1
1
1
3
1
1
0
0
1
0
0
1
1
0
0
1
1
0
4
1
1
0
0
1
0
1
1
1
0
1
1
0
1
5
1
1
0
0
1
1
0
1
1
1
1
1
0
0
6
1
1
0
0
1
1
1
0
0
0
0
1
1
1
7
1
1
0
1
0
0
0
1
1
1
1
1
1
1
8
1
1
0
1
0
0
1
1
1
0
0
1
1
1
9
表2.3CD4511逻辑功能表
2.574LS74集成电路
74LS74集成电路是一种D触发器，每片74LS74中集成了两个D触发器，当CP端接入时钟，
和
端接入高电平，D端接入输入信号时，在每个时钟的下降沿时刻输出Q都输出与输入D相同的电平，而
输出相反的电平。
●引脚图
●功能表
输入
输出
CP
D
清零
×
0
1
×
0
1
置“1”
×
1
0
×
1
0
送“0”
↑
1
1
0
1
送“1”
↑
1
1
1
0
保持
0
1
1
×
保持
不允许
×
0
0
×
不确定
2.674LS00、74LS20、74LS21集成电路
1）47LS00是一种十分常见的集成电路，其中集成了4个与非门。
74LS00引脚图
2）74LS20同样是一种与非门集成电路，每个与非门有4个输入端。
74LS20引脚图
3）74LS20是一种4输入与门集成电路
74LS21引脚图
2.7其他元器件
1）共阴双字显示屏
共阴数码管
2）电阻
电路所用的电阻为4色环电阻，相对误差为1%。
3）电容
时钟发生电路中包含一个电容，电路所用的是陶瓷电容。
3、实验电路设计
3．1脉冲发生电路
脉冲发生电路是为计时器提供计数脉冲的，采用NE555集成电路和分频器CD4040构成，产生1Hz、2Hz、500Hz、1000Hz的信号。
理论方法可计算出输出端周期矩形波的周期为:
T=0.7（R1+2R2）C=0.7（103+2*3*103）0.047*10-6=0.2303*10-3（s）即输出频率f=1/T=4.34kHz。
脉冲发生电路
3.2计时和清零电路
计时电路钟的计数器，可以采用二-十进制加法计数器CD4518实现。
60秒为1分，将分和秒的个位、十位分别在七段数码显示器上显示出来，从0分0秒到59分59秒，然后重新计数。
当清零端输入1，EN端为1且CP端输入时钟信号或者EN端输入时钟信号且CP端为0时计数器进行计数。
其输出端Q3Q2Q1Q0输出从0000到1001的循环。
在Q3Q2Q1Q0输出0110时对其进行清零（因为CD4518是异步清零）。
引脚9始终接高电平，引脚10接由CD4040所输出的1Hz的时钟信号，每当时钟信号出现下降沿则计数器加1。
在此使用EN端为时钟信号控制端而不用CP端是因为在集成电路内部，CP端比EN端多通过一个非门（见图2.7所示），因此若通过CP端接入时钟信号则会因为此非门的存在而增加延时，从而出现误差。
接通时钟信号后，输出端引脚Q3Q2Q1Q0开始计数。
当输出为1001时需要对十位进位，也就是说，此时需要给控制十位计数的集成电路一个下降沿。
考虑Q3端当且仅当输出由1001变为0000时出现下降沿，于是直接将Q3端作为十位计数器的输入时钟信号。
在接收到第6个下降沿信号后，十位输出端将由0101变为0110。
此时，需要对其进行清零。
考虑电路清零模块，使用两个与非门（图中空置的输入端为清零输入端）。
当CD4518的4号引脚和5号引脚同时输出1或者清零端输入0时十为被清零。
这就使得其在短暂输出0110后立即被清零成0000。
同时考虑当且仅当十位输出由0101经过短暂的0110变为0000时Q2输出一个下降沿，于是利用其通过校分电路向分钟位进位。
秒的计数电路
3.3译码显示电路
译码器可以采用CD4511来驱动共阴极显示器，使用时只需将数码管的两个GND引脚通过150Ω电阻接地，其他引脚与CD4511的相应引脚相连即可。
3.4报时电路
电路每小时进行一次报时，从59分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。
即59分53秒、59分55秒、59分57秒为低音，59分59秒为高音。
实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。
将各时刻各位对应的二进制码作如下图的比较：
时刻
分十位
分个位
秒十位
秒个位
音高
频率
m8m7m6m5
m4m3m2m1
s8s7s6s5
s4s3s2s1
59分53秒
0101
1001
0101
0011
低
约500Hz
59分55秒
0101
1001
0101
0101
低
约500Hz
59分57秒
0101
1001
0101
0111
低
约500Hz
59分59秒
0101
1001
0101
1001
高
约1000Hz
1）将秒个位的3（0011）、5（0101）、7（0111）取或，通过卡诺图的化简可得应该从秒个位取1Q1（1Q2+1Q3）；
2）将1）中所得结果和分位的9（1001）与再和秒十位的5（0101）与，所得的结果和500Hz的信号（f1）与就可得到在59分53秒、59分53秒、59分57秒报出低音的驱动信号；
3）将分位的9（1001）和秒十位的5（0101）与再和秒个位的9（1001）与再和1KHz的信号与就得到在59分59秒报出高音的驱动信号；
4）将2）和3）中得到的信号取或，就可以得到最终的报时驱动信号
设蜂鸣器的输入信号为k则有如下关系：
f
采用芯片74LS00,74LS20,74LS21来实现：
3.5校分电路
电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。
在任何时候，拨动校分开关，可以进行快速校分，即令计时器分为快速计数，而秒位保持。
其中输出端直接与分计时器的个位时钟端相连接。
正常计时状态下，开关连接高电平，此时Q端输出高电平，总输出端的信号与秒的十位进位信号相同。
当开关连接低电平时，Q端输出低电平，总输出端输出信号为2Hz的时钟信号。
此电路防颤抖的原理在于：
当开关在两种状态之间转换时，由于机械振动，在很短的时间中（常为几毫秒）会在高低电平之间来回波动，相应的产生几个上升沿。
如果直接将开关的输出端直接连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。
然而在加上D触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。
4、实验电路图
当K1接到高电平时计时器正常计时；当K1接低电平时进行校分。
当K2接到高电平时计时器正常计时；当K2接低电平时，通过非门将高电平信号送到CD4518的清零端进行清零。
参考文献：
《数字逻辑EDA设计与实践》——刘昌华、张希编著
《数字逻辑电路与系统设计》——蒋立平编著
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