EDA移位相加8位硬件乘法器电路设计Word下载.docx
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若为0,左移后以全零相加，直至被乘数的最高位。
从下图可以清楚地看出此乘法器的工作原理。
在下图中，START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..O]向移位寄存器SREG8B加载；
它的低电平则作为乘法使能信号。
CLK为乘法时钟信号。
当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。
当为1时，与门ANDARITH打开，8位乘数B[7..O]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。
而当被乘数的移出位为0时，与门全零输出。
如此往复，直至8个时钟脉冲后，乘法运算过程中止。
此时REG16B的输出值即为最后的乘积。
此乘法器的优点是节省芯片资源，它的核心元件只是一个8位加法器，其运算速度取决于输入的时钟频率。
本设计采用层次描述方式，且用原理图输入和文本输入混合方式建立描述文件。
下图是乘法器顶层图形输入文件，它表明了系统由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、选通与门模块（ANDARITH）和16位锁存器（REG16）所组成，它们之间的连接关系如下图所示。
原理框图：
t输出
移位相加硬件乘法器电路原理图
2、主要模块之8位右移寄存器模块的设计
模块说明：
输入为Clkjoad和din、输出为qb。
模块的主要功能是数据右移
8位右移寄存器工作流程图
源代码:
-File:
sreg8b.vhd-Designer:
谈鹏-Module:
clock-Description:
-Simulator:
MAXplusll10.0.9/WmdowXP
~Synthesizer:
MAXplusll10.0.9/WindowXP
-Date:
2011/05/02
-Modifydate:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYsregSbIS
PORT（clk:
INSTD_LOGIC;
LOADINSTD_LOGIC;
dm:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
qb:
OUTSTD_LOGIC）;
ENDsregSb;
ARCHITECTUREbehaveOFsregSbIS
SIGNAL1eg8:
STD_LOGIC_VECTOR（7DOWNTO0）;
BEGIN
PROCESS（clk,load）
IFload='
l'
THENreg8<
=din;
ELSIFCLK'
EVENTANDCLK=TTHENreg8（6DOWNTO0）<
=ieg8（7DOWNTO1）;
ENDIF;
ENDPROCESS;
qb<
=ieg8（0）;
ENDbehave;
仿真图
D色口<
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k?
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Ref|0Ons
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♦]Time|3623ns
]Interval|3528ns
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100Chs1500ns200Ons250Ons300Ons3500ns4（
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n^-LOAD
i*-elk
J-L
nn
rLrLrLTLTLrLrLrLJ^^LrLrLrLnLrLr
2qb
UK7dm
3、主要模块之8位加法寄存器模块的设计
输入为b,a,输出为s。
模块的主要功能是实现两个8位数的加法运算。
8位加法寄存器的工作流程图
addei&
vhd
-Designer:
谈鹏
-Module:
clock
-Description:
MAXplusll10.0.9AVmdowXP
-Synthesizer:
MAXplusll10.0.9AVindowXP
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYaddersIS
PORT（b,a:
s:
OUTSTD_LOGIC_VECTOR（8DOWNTO0））;
ENDadderS;
ARCHITECTUREbehaveOFadderSIS
s<
=,0,&
a+b;
W4覘國旦■&
泊IB賠气鎳公•£
呦
Name
20.0ns
40.0ns
60.0ns
30.0ns
1叫02
6D
7A
0E7
1200ns
140.0ns
160Ons
4.主要模块之选通与门模块的设计
模块的主要功能是完成8位与1位运算。
选通与门模块的工作流程图
开始
1=0
andarith.vhd
MAXplusll10.0.9/WmdowXP-Synthesizer:
MAXplusll10.0.9,WindowXP-Date:
ENTITYandanthIS
PORT（abm:
dm:
dout:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDandanth;
ARCHITECTUREbehaveOFandanthIS
PROCESS（abin,din）
FORIIN0TO7LOOPDOUT（I）<
=DIN⑴ANDABIN;
ENDLOOP;
Start|524ns]|・|*|End-|528ns|intefvnP|04ns
Name_[500ns1000ns1500ns200,0ns2500ns3000ns350,0ns40i
nr-abindindout
4F
4FY00
5、主要模块之16位锁存器的设计
输入为clk,cl［和d,输出为q。
模块的主要功能是将数据锁存。
16位锁存器工作流程图
regl6b.vhd-Designer:
MAXplusll10.0.9,WindowXP
LIBRARY圧EE;
ENTITYleg16bIS
PORT（clk,cli:
d:
INSTD_LOGIC_VECTOR（8DOWNTO0）;
q:
OUTSTD_LOGIC_VECTOR（15DOWNTO0））;
ENDregl6b;
ARCHITECTUREbehaveOFreg16bIS
SIGNALR16S:
STD_LOGIC_VECTOR（15DOWNTO0）;
BEGIN
PROCESS（clk,cli）
IFcl—TTHENR16S<
=（OTHERS=>
'
0,）;
ELSIFCLKrEVENTANDCLK=TTHEN
R16S（6DOWNTO0）<
=R16S（7DOWNTO1）;
R16S（15DOWNTO7）<
=D;
q<
=R16S;
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三、仿真及延时分析
系统总体仿真图（时序仿真）
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（10176X25440\33072斤3G388\3879G\397"
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口丽）4D696炖勺丽莎X10仃6；
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