EDA移位相加8位硬件乘法器电路设计Word下载.docx

1、若为0,左移后以全零相加，直至被乘 数的最高位。从下图可以清楚地看出此乘法器的工作原理。在下图中，START信号的上跳沿及其高电平有两个功能，即16位寄存 器清零和被乘数A7.O向移位寄存器SREG8B加载；它的低电平则作为乘法 使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B 后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时， 与门ANDARITH打开，8位乘数B7.O在同一节拍进入8位加法器，与上一 次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍 的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如 此往复，直

2、至8个时钟脉冲后，乘法运算过程中止。此时REG16B的输出值 即为最后的乘积。此乘法器的优点是节省芯片资源，它的核心元件只是一个 8位加法器，其运算速度取决于输入的时钟频率。本设计采用层次描述方式，且用原理图输入和文本输入混合方式建立描 述文件。下图是乘法器顶层图形输入文件，它表明了系统由8位右移寄存器 （SREG8B）、8位加法器（ADDER8）、选通与门模块（ANDARITH）和16 位锁存器（REG16）所组成，它们之间的连接关系如下图所示。原理框图：t输出移位相加硬件乘法器电路原理图2、主要模块之8位右移寄存器模块的设计模块说明：输入为Clkjoad和din、输出为qb。模块的主要功能

3、是数据右移8位右移寄存器工作流程图源代码:-File:sreg8b.vhd -Designer:谈鹏 -Module: clock -Description:-Simulator:MAX plusll 10.0.9/Wmdow XP Synthesizer: MAX plusll 10.0.9/Window XP-Date:2011/05/02-Modify date:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sregSb ISPORT（clk:IN STD_LOGIC; LOAD IN STD_LOGIC; dm:IN STD_LOGIC

4、_VECTOR（7 DOWNTO 0）; qb:OUT STD_LOGIC）;END sregSb;ARCHITECTURE behave OF sregSb ISSIGNAL 1 eg8: STD_LOGIC_VECTOR（7 DOWNTO 0）;BEGINPROCESS（clk,load）IF load=lTHEN reg8=din;ELSIF CLKEVENT AND CLK=TTHEN reg8（6 DOWNTO 0）=ieg8（7 DOWNTO 1）;END IF;END PROCESS; qb=ieg8（0）;END behave;仿真图D 色口 3k?金艮易心図厨皿務国（5毋建棗

5、獰瓷戏Ref |0 Ons1 ! Time |3623nsInterval |352 8ns恥恥60）ns100 Chs 150 0ns 200 Ons 250 Ons 300 Ons 350 0ns 4（1 1 1 1 1 1n-LOADi*-elkJ-Ln nrLrLrLTLTLrLrLrLJLrLrLrLnLrLr2 qbUK7 dm3、主要模块之8位加法寄存器模块的设计输入为b,a,输出为s。模块的主要功能是实现两个8位数的加法运算。8位加法寄存器的工作流程图addei &vhd-Designer:谈鹏-Module: clock-Description:MAX plusll 10.0

6、.9AVmdow XP-Synthesizer: MAX plusll 10.0.9AVindow XPUSE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adders ISPORT（b,a: s:OUT STD_LOGIC_VECTOR（8 DOWNTO 0）; END adderS;ARCHITECTURE behave OF adderS ISs=,0,&a+b;W 4覘國旦& 泊IB賠 气鎳公 呦Name20.0ns40.0ns60.0ns30.0ns1叫026D7A0E7120 0ns140.0ns160 Ons4.主要模块之选通与门模块的设计模块的主要功能

7、是完成8位与1位运算。选通与门模块的工作流程图开始1=0 andarith.vhdMAX plusll 10.0.9/Wmdow XP -Synthesizer: MAX plusll 10.0.9,Window XP -Date:ENTITY andanth ISPORT（abm:dm: dout:OUT STD_LOGIC_VECTOR（7 DOWNTO 0）; END andanth;ARCHITECTURE behave OF andanth ISPROCESS（abin,din）FOR I IN 0 TO 7 LOOP DOUT（I）=DIN AND ABIN;END LOOP;St

8、art |52 4ns |*| End- |52 8ns | intefvnP |04nsName _ 50 0ns 100 0ns 150 0ns 200,0ns 250 0ns 300 0ns 350,0ns 40inr- abin din dout4F4F Y 005、主要模块之16位锁存器的设计输入为clk,cl和d,输出为q。 模块的主要功能是将数据锁存。16位锁存器工作流程图regl6b.vhd -Designer: MAX plusll 10.0.9,Window XPLIBRARY 圧 EE;ENTITY leg 16b ISPORT（clk,cli:d:IN STD_LOGI

9、C_VECTOR（8 DOWNTO 0）; q:OUT STD_LOGIC_VECTOR（ 15 DOWNTO 0）;END regl6b;ARCHITECTURE behave OF reg 16b ISSIGNAL R16S:STD_LOGIC_VECTOR（ 15 DOWNTO 0）; BEGINPROCESS（clk,cli）IF clTTHEN R16S0,）;ELSIF CLKrEVENT AND CLK=TTHENR16S（6 DOWNTO 0）=R16S（7 DOWNTO 1）;R16S（15 DOWNTO 7）=D;q=R16S;艮直园松占！3国彥ISiS目 笔恋聲聲 迥 R

10、ef: |0 Ons |l*d Time Interl: |l65n& |Hame 弋b Value .20 One 40 Qis 60 Ons 80 Ons 100 Ons 1 1 1 1 1120 Ons 140 Ons 160 Ons 180 Ons 200 0ns1 1 1 1 122（Clr0r lelk_r l _rn_ n _rJ JI产dH02F02FHOOOOCOOO ；（ 1780 X 17C0 X 00001780 J 17C0oooo抄 R16SOTOO ： 1760 X 17C0 X COOO1760 X 17C0:节三、仿真及延时分析系统总体仿真图（时序仿真）Ife

11、| Int&val “36 22OFa7 0 云* doift15.0 莎 doiiti15.8IstegBb 1|dm 葩 |reg16b 3|q 葩 9916b 3IR16S & landanth 4|dm 前 |3dder8 s|a233 0 Y 20352 10176 （ 25JJ0 丫 33072 斤 3G888 孔796 39730（10227 门065 * 558门（3064410G74 丫 J0G8只 4069G 门亍0 79 39 X 99 X 129 厂HTj 151 厂鬲了 佔7 厂 158253 20362 ：（ 10176 X 25440 33072 斤 3G388 3879G 397 ；G莎鼻 4Q466 乂 4684 X 40644 40674 ：口丽）4D696 炖 勺 丽莎X 10仃6 ；（1顽1（ 33072 症轲（38796 39760 j 40227 X 4Q4仍 门丽了轲如 利舁二 门丽4069$ 何I 459 ：